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訪存優化方法和裝置.pdf

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優化 方法 裝置
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摘要
申請專利號:

CN201410079789.4

申請日:

2014.03.05

公開號:

CN104899158A

公開日:

2015.09.09

當前法律狀態:

撤回

有效性:

無權

法律詳情: 發明專利申請公布后的視為撤回IPC(主分類):G06F 12/08申請公布日:20150909|||公開
IPC分類號: G06F12/08 主分類號: G06F12/08
申請人: 華為技術有限公司; 中國科學院計算技術研究所
發明人: 張立新; 劉月吉; 陳凱
地址: 518129廣東省深圳市龍崗區坂田華為總部辦公樓
優先權:
專利代理機構: 北京同立鈞成知識產權代理有限公司11205 代理人: 劉芳
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法律狀態
申請(專利)號:

CN201410079789.4

授權公告號:

|||

法律狀態公告日:

2017.10.27|||2015.09.09

法律狀態類型:

發明專利申請公布后的視為撤回|||公開

摘要

本發明實施例提供一種訪存優化方法和裝置。本發明訪存優化方法,包括:確定處理器核的緩存訪問是否未命中緩存塊,在緩存訪問未命中緩存塊的情況下,在緩存中通過塊存儲指令為訪問地址分配一個緩存塊,并將塊存儲指令指示的地址標識字段的地址單元寫入到分配的緩存塊的地址標識字段,將塊存儲指令指示的數據寫入到分配的緩存塊的第一數據位置上,本發明實施例在CPU執行寫指令且緩存未命中的時,減少了訪問主存的次數,提高了程序執行效率。

權利要求書

權利要求書
1.  一種訪存優化方法,其特征在于,包括:
確定處理器核的緩存訪問是否未命中緩存塊;
若緩存訪問未命中緩存塊,則在緩存中通過塊存儲指令為訪問地址分配一個緩存塊,并將所述塊存儲指令指示的地址標識字段的地址單元寫入到分配的緩存塊的地址標識字段,將所述塊存儲指令指示的數據寫入到所述分配的緩存塊的第一數據位置上,所述分配的緩存塊的第一數據位置為所述塊存儲指令指示的所述分配的緩存塊的數據位置。

2.  根據權利要求1所述的方法,其特征在于,還包括:
如果所述塊存儲指令指示的數據的寬度小于所述分配的緩存塊的寬度,則保持所述分配的緩存塊的第二數據位置上的數據或將所述分配的緩存塊的第二數據位置上全部寫入“0”數據值或“1”數據值或將所述分配的緩存塊的第二數據位置上寫入“0”數據值和“1”數據值,所述分配的緩存塊的第二數據位置為除所述分配的緩存塊的第一數據位置之外的所述分配的緩存塊的數據位置。

3.  根據權利要求1或2所述的方法,其特征在于,還包括:
若緩存訪問命中緩存塊,則將所述塊存儲指令指示的數據寫入到命中的緩存塊的第一數據位置上,所述命中的緩存塊的第一數據位置為所述塊存儲指令指示的所述命中的緩存塊的數據位置。

4.  根據權利要求3所述的方法,其特征在于,還包括:
如果所述塊存儲指令指示的數據的寬度小于命中的緩存塊的寬度,則保持所述命中的緩存塊的第二數據位置上的數據或將所述命中的緩存塊的第二數據位置上全部寫入“0”數據值或“1”數據值或將所述命中的緩存塊的第二數據位置上寫入“0”數據值和“1”數據值,所述命中的緩存塊的第二數據位置為除所述命中的緩存塊的第一數據位置之外的所述命中的緩存塊的數據位置。

5.  一種訪存優化裝置,其特征在于,包括:
確定模塊,用于確定處理器核的緩存訪問是否未命中緩存塊;
處理模塊,用于若緩存訪問未命中緩存塊,則在緩存中通過塊存儲指令為訪問地址分配一個緩存塊,并將所述塊存儲指令指示的地址標識字段的地 址單元寫入到分配的緩存塊的地址標識字段,將所述塊存儲指令指示的數據寫入到所述分配的緩存塊的第一數據位置上,所述分配的緩存塊的第一數據位置為所述塊存儲指令指示的所述分配的緩存塊的數據位置。

6.  根據權利要求5所述的裝置,其特征在于,所述處理模塊還用于如果所述塊存儲指令指示的數據的寬度小于所述分配的緩存塊的寬度,則保持所述分配的緩存塊的第二數據位置上的數據或將所述分配的緩存塊的第二數據位置上全部寫入“0”數據值或“1”數據值或將所述分配的緩存塊的第二數據位置上寫入“0”數據值和“1”數據值,所述分配的緩存塊的第二數據位置為除所述分配的緩存塊的第一數據位置之外的所述分配的緩存塊的數據位置。

7.  根據權利要求5或6所述的裝置,其特征在于,所述處理模塊還用于若緩存訪問命中緩存塊,則將所述塊存儲指令指示的數據寫入到命中的緩存塊的第一數據位置上,所述命中的緩存塊的第一數據位置為所述塊存儲指令指示的所述命中的緩存塊的數據位置。

8.  根據權利要求7所述的裝置,其特征在于,所述處理模塊還用于如果所述塊存儲指令指示的數據的寬度小于命中的緩存塊的寬度,則保持所述命中的緩存塊的第二數據位置上的數據或將所述命中的緩存塊的第二數據位置上全部寫入“0”數據值或“1”數據值或將所述命中的緩存塊的第二數據位置上寫入“0”數據值和“1”數據值,所述命中的緩存塊的第二數據位置為除所述命中的緩存塊的第一數據位置之外的所述命中的緩存塊的數據位置。

說明書

說明書訪存優化方法和裝置
技術領域
本發明實施例涉及通信技術領域,尤其涉及一種訪存優化方法和裝置。
背景技術
緩沖存儲器是存儲系統中最重要的部分,最早是由Wilkes于1951年構想出來,為了彌補中央處理器(Central Processing Unit,簡稱CPU)與內存之間的速度差異而提出的,為了有效彌補CPU與內存之間的速度差異引起的延遲,CPU中通常采用多級存儲系統。例如采用一級緩存、二級緩存和隨機存取存儲器(Random Access Memory,簡稱RAM)三個層次的存儲結構,其訪問速度依次遞減,容量依次遞增,如果CPU執行寫指令時,對最后一級緩存(二級緩存)的訪問未命中,那么需要訪問RAM,造成訪問延遲長,功耗高,性能差的問題。
為解決上述問題,現有技術中在CPU執行寫指令且緩存未命中的情況下,不去訪問RAM,而是首先采用數據緩存塊清除為零(Data Cache Block Zero,簡稱dcbz)指令直接在緩存中為訪問地址分配一個緩存塊,并對該整個緩存塊寫入全0數據,由于只能對整個緩存塊寫入全0數據,即只能將緩存塊初始化為全0數據,因此后續仍然需要使用一個寫指令(例如store指令)將有效數據寫入緩存,增加了訪存操作。
發明內容
本發明實施例提供一種訪存優化方法和裝置,解決了現有技術中在CPU執行寫指令且緩存未命中的情況下,只能對整個緩存塊寫入全0數據,后續寫入真正的有效數據時,需要再次進行寫操作,增加了訪存操作,造成功耗浪費的問題。
第一方面,本發明實施例提供一種訪存優化方法,包括:
確定處理器核的緩存訪問是否未命中緩存塊;
若緩存訪問未命中緩存塊,則在緩存中通過塊存儲指令為訪問地址分配一個緩存塊,并將所述塊存儲指令指示的地址標識字段的地址單元寫入到分配的緩存塊的地址標識字段,將所述塊存儲指令指示的數據寫入到所述分配的緩存塊的第一數據位置上,所述分配的緩存塊的第一數據位置為所述塊存儲指令指示的所述分配的緩存塊的數據位置。
在第一方面的第一種可能的實現方式中,還包括:
如果所述塊存儲指令指示的數據的寬度小于所述分配的緩存塊的寬度,則保持所述分配的緩存塊的第二數據位置上的數據或將所述分配的緩存塊的第二數據位置上全部寫入“0”數據值或“1”數據值或將所述分配的緩存塊的第二數據位置上寫入“0”數據值和“1”數據值,所述分配的緩存塊的第二數據位置為除所述分配的緩存塊的第一數據位置之外的所述分配的緩存塊的數據位置。
根據第一方面或第一方面的第一種可能的實現方式,在第二種可能的實現方式中,還包括:
若緩存訪問命中緩存塊,則將所述塊存儲指令指示的數據寫入到命中的緩存塊的第一數據位置上,所述命中的緩存塊的第一數據位置為所述塊存儲指令指示的所述命中的緩存塊的數據位置。
根據第一方面的第二種可能的實現方式,在第三種可能的實現方式中,還包括:
如果所述塊存儲指令指示的數據的寬度小于命中的緩存塊的寬度,則保持所述命中的緩存塊的第二數據位置上的數據或將所述命中的緩存塊的第二數據位置上全部寫入“0”數據值或“1”數據值或將所述命中的緩存塊的第二數據位置上寫入“0”數據值和“1”數據值,所述命中的緩存塊的第二數據位置為除所述命中的緩存塊的第一數據位置之外的所述命中的緩存塊的數據位置。
第二方面,本發明實施例提供一種訪存優化裝置,包括:
確定模塊,用于確定處理器核的緩存訪問是否未命中緩存塊;
處理模塊,用于若緩存訪問未命中緩存塊,則在緩存中通過塊存儲指令為訪問地址分配一個緩存塊,并將所述塊存儲指令指示的地址標識字段的地址單元寫入到分配的緩存塊的地址標識字段,將所述塊存儲指令指示的數據 寫入到所述分配的緩存塊的第一數據位置上,所述分配的緩存塊的第一數據位置為所述塊存儲指令指示的所述分配的緩存塊的數據位置。
在第二方面的第一種可能的實現方式中,所述處理模塊還用于如果所述塊存儲指令指示的數據的寬度小于所述分配的緩存塊的寬度,則保持所述分配的緩存塊的第二數據位置上的數據或將所述分配的緩存塊的第二數據位置上全部寫入“0”數據值或“1”數據值或將所述分配的緩存塊的第二數據位置上寫入“0”數據值和“1”數據值,所述分配的緩存塊的第二數據位置為除所述分配的緩存塊的第一數據位置之外的所述分配的緩存塊的數據位置。
根據第二方面或第二方面的第一種可能的實現方式,在第二種可能的實現方式中,所述處理模塊還用于若緩存訪問命中緩存塊,則將所述塊存儲指令指示的數據寫入到命中的緩存塊的第一數據位置上,所述命中的緩存塊的第一數據位置為所述塊存儲指令指示的所述命中的緩存塊的數據位置。
根據第二方面的第二種可能的實現方式,在第三種可能的實現方式中,所述處理模塊還用于如果所述塊存儲指令指示的數據的寬度小于命中的緩存塊的寬度,則保持所述命中的緩存塊的第二數據位置上的數據或將所述命中的緩存塊的第二數據位置上全部寫入“0”數據值或“1”數據值或將所述命中的緩存塊的第二數據位置上寫入“0”數據值和“1”數據值,所述命中的緩存塊的第二數據位置為除所述命中的緩存塊的第一數據位置之外的所述命中的緩存塊的數據位置。
本發明實施例訪存優化方法和裝置,通過確定處理器核的緩存訪問是否未命中緩存塊,在緩存訪問未命中緩存塊的情況下,在緩存中通過塊存儲指令為訪問地址分配一個緩存塊,并將塊存儲指令指示的地址標識字段的地址單元寫入到分配的緩存塊的地址標識字段,將塊存儲指令指示的數據寫入到分配的緩存塊的第一數據位置上,從而在CPU執行寫指令且緩存未命中的時,減少了訪問主存的次數,提高了程序執行效率。
附圖說明
為了更清楚地說明本發明實施例或現有技術中的技術方案,下面將對實施例或現有技術描述中所需要使用的附圖作一簡單地介紹,顯而易見地,下面描述中的附圖是本發明的一些實施例,對于本領域普通技術人員來講,在 不付出創造性勞動性的前提下,還可以根據這些附圖獲得其他的附圖。
圖1為本發明實施例一所提供的訪存優化方法的流程圖;
圖2為本發明實施例二所提供的訪存優化方法的流程圖;
圖3為本發明實施例三所提供的訪存優化裝置300的結構示意圖;
圖4為本發明實施例四所提供的一種訪存優化裝置400的結構示意圖。
具體實施方式
為使本發明實施例的目的、技術方案和優點更加清楚,下面將結合本發明實施例中的附圖,對本發明實施例中的技術方案進行清楚、完整地描述,顯然,所描述的實施例是本發明一部分實施例,而不是全部的實施例。基于本發明中的實施例,本領域普通技術人員在沒有作出創造性勞動前提下所獲得的所有其他實施例,都屬于本發明保護的范圍。
圖1為本發明實施例一所提供的訪存優化方法的流程圖。本實施例的方法適用于在CPU執行寫指令且緩存未命中的情況下,通過降低訪存操作將數據寫入緩存塊的情況。該方法由訪存優化裝置執行,該裝置通常以硬件和/或軟件的方式來實現。本實施例的方法包括如下步驟:
S110、確定處理器核的緩存訪問是否未命中緩存塊。
S120、若緩存訪問未命中緩存塊,則在緩存中通過塊存儲指令為訪問地址分配一個緩存塊,并將塊存儲指令指示的地址標識字段的地址單元寫入到分配的緩存塊的地址標識字段,將塊存儲指令指示的數據寫入到分配的緩存塊的第一數據位置上,分配的緩存塊的第一數據位置為塊存儲指令指示的分配的緩存塊的數據位置。
處理器核訪問存儲器時,需要檢查CPU送出的地址,判斷CPU要訪問的地址單元是否在緩存中。若在,稱為命中(Cache命中)緩存塊(Cache塊),CPU可用極快的速度對它進行讀/寫操作;若不在,則稱為未命中緩存塊,這時就需要從主存中訪問。未命中緩存塊時對主存訪問會降低系統的效率。現有技術中通過在未命中Cache塊的情況下,不去訪問RAM,而是首先采用dcbz指令直接在緩存中為訪問地址分配一個緩存塊,并對該整個緩存塊寫入全0數據,由于只能對整個緩存塊寫入全0數據,即只能將緩存塊初始化為 全0數據,因此后續仍然需要使用一個store指令將有效數據寫入緩存,增加了訪存操作。而本實施例中在未命中Cache塊的情況下,在緩存中通過塊存儲指令為訪問地址分配一個緩存塊,并將塊存儲指令指示的地址標識字段的地址單元寫入到分配的緩存塊的地址標識字段,將塊存儲指令指示的數據寫入到分配的緩存塊的第一數據位置上,從而只需通過一個塊存儲指令就可以把數據寫入到分配的緩存塊的第一數據位置上,也即只需執行一次塊存儲指令就完成了現有技術中通過執行兩次指令才完成的操作,現有技術中通過一個dcbz指令和一個store指令才完成將有效數據寫入到分配的緩存塊中。因此本實施例在CPU執行寫指令且緩存未命中的時,減少了訪問主存的次數,提高了程序執行效率。
具體的,通過確定處理器核的緩存訪問是否未命中緩存塊,在緩存訪問未命中緩存塊的情況下,在緩存中通過塊存儲指令為訪問地址分配一個緩存塊,并將塊存儲指令指示的地址標識字段的地址單元寫入到分配的緩存塊的地址標識字段,將塊存儲指令指示的數據寫入到分配的緩存塊的第一數據位置上。
本實施例提供的訪存優化方法,通過確定處理器核的緩存訪問是否未命中緩存塊,在緩存訪問未命中緩存塊的情況下,在緩存中通過塊存儲指令為訪問地址分配一個緩存塊,并將塊存儲指令指示的地址標識字段的地址單元寫入到分配的緩存塊的地址標識字段,將塊存儲指令指示的數據寫入到分配的緩存塊的第一數據位置上,從而在CPU執行寫指令且緩存未命中的時,減少了訪問主存的次數,提高了程序執行效率。
圖2為本發明實施例二所提供的訪存優化方法的流程圖。參照圖2,本實施例的方法可以包括:
S210、確定處理器核的緩存訪問是否未命中緩存塊,若是,則執行S220,否則執行240。
S220、在緩存中通過塊存儲指令為訪問地址分配一個緩存塊,并將塊存儲指令指示的地址標識字段的地址單元寫入到分配的緩存塊的地址標識字段,將塊存儲指令指示的數據寫入到分配的緩存塊的第一數據位置上,分配的緩存塊的第一數據位置為塊存儲指令指示的分配的緩存塊的數據位置。如果塊存儲指令指示的數據的寬度小于分配的緩存塊的寬度,則執行S230。
S230、保持分配的緩存塊的第二數據位置上的數據或將分配的緩存塊的第二數據位置上全部寫入“0”數據值或“1”數據值或將分配的緩存塊的第二數據位置上寫入“0”數據值和“1”數據值,分配的緩存塊的第二數據位置為除分配的緩存塊的第一數據位置之外的分配的緩存塊的數據位置。
其中,將分配的緩存塊的第二數據位置上寫入“0”數據值和“1”數據值,也即分配的緩存塊的第二數據位置上可以寫入“0”數據值和“1”數據值的任意組合,例如如果分配的緩存塊的第二數據位置為10個比特位,則可以寫入1010101010或0101010101。
需要說明的是,在將塊存儲指令指示的數據寫入到分配的Cache塊的第一數據位置上之后,分配的Cache塊如果沒有被替換,后續的訪問不會發生Cache未命中Cache塊的情況,也即接下來的普通store操作會是一個命中Cache塊的操作,因此可以將該普通store指令指示的數據寫入到與該普通store指令指示的地址對應的命中的Cache塊中的數據位置上,從而提高Cache塊的命中率。
S240、將塊存儲指令指示的數據寫入到命中的緩存塊的第一數據位置上,命中的緩存塊的第一數據位置為塊存儲指令指示的命中的緩存塊的數據位置。如果塊存儲指令指示的數據的寬度小于命中的緩存塊的寬度,則執行250。
S250、保持命中的緩存塊的第二數據位置上的數據或將命中的緩存塊的第二數據位置上全部寫入“0”數據值或“1”數據值或將命中的緩存塊的第二數據位置上寫入“0”數據值和“1”數據值,命中的緩存塊的第二數據位置為除命中的緩存塊的第一數據位置之外的命中的緩存塊的數據位置。
其中,將命中的緩存塊的第二數據位置上寫入“0”數據值和“1”數據值,也即命中的緩存塊的第二數據位置上可以寫入“0”數據值和“1”數據值的任意組合,例如如果分配的緩存塊的第二數據位置為10個比特位,則可以寫入1010101010或0101010101。
本實施例提供的訪存優化方法,通過確定處理器核的緩存訪問是否未命中緩存塊,在緩存訪問未命中緩存塊的情況下,在緩存中通過塊存儲指令為訪問地址分配一個緩存塊,并將塊存儲指令指示的地址標識字段的地址單元寫入到分配的緩存塊的地址標識字段,將塊存儲指令指示的數據寫入到分配的緩存塊的第一數據位置上,從而在CPU執行寫指令且緩存未命中時,減少 了訪問主存的次數,提高了程序執行效率。
圖3為本發明實施例三所提供的訪存優化裝置300的結構示意圖。參照圖3,該訪存優化裝置包括如下模塊:確定模塊310和處理模塊320。
確定模塊310用于確定處理器核的緩存訪問是否未命中緩存塊;處理模塊320用于若緩存訪問未命中緩存塊,則在緩存中通過塊存儲指令為訪問地址分配一個緩存塊,并將塊存儲指令指示的地址標識字段的地址單元寫入到分配的緩存塊的地址標識字段,將塊存儲指令指示的數據寫入到分配的緩存塊的第一數據位置上,分配的緩存塊的第一數據位置為塊存儲指令指示的分配的緩存塊的數據位置。
進一步的,處理模塊320還用于如果塊存儲指令指示的數據的寬度小于分配的緩存塊的寬度,則保持分配的緩存塊的第二數據位置上的數據或將分配的緩存塊的第二數據位置上全部寫入“0”數據值或“1”數據值或將所述分配的緩存塊的第二數據位置上寫入“0”數據值和“1”數據值,分配的緩存塊的第二數據位置為除分配的緩存塊的第一數據位置之外的分配的緩存塊的數據位置。
進一步的,處理模塊320還用于若緩存訪問命中緩存塊,則將塊存儲指令指示的數據寫入到命中的緩存塊的第一數據位置上,命中的緩存塊的第一數據位置為塊存儲指令指示的命中的緩存塊的數據位置。
進一步的,處理模塊320還用于如果塊存儲指令指示的數據的寬度小于命中的緩存塊的寬度,則保持命中的緩存塊的第二數據位置上的數據或將命中的緩存塊的第二數據位置上全部寫入“0”數據值或“1”數據值或將所述命中的緩存塊的第二數據位置上寫入“0”數據值和“1”數據值,命中的緩存塊的第二數據位置為除命中的緩存塊的第一數據位置之外的命中的緩存塊的數據位置。
本實施例提供的訪存優化裝置,通過確定處理器核的緩存訪問是否未命中緩存塊,在緩存訪問未命中緩存塊的情況下,在緩存中通過塊存儲指令為訪問地址分配一個緩存塊,并將塊存儲指令指示的地址標識字段的地址單元寫入到分配的緩存塊的地址標識字段,將塊存儲指令指示的數據寫入到分配的緩存塊的第一數據位置上,從而在CPU執行寫指令且緩存未命中的時,減少了訪問主存的次數,提高了程序執行效率。
相應的,參閱附圖4,圖4為本發明實施例四所提供的一種訪存優化裝置400的結構示意圖,該訪存優化裝置包括至少一個處理器401,例如CPU,至少一個網絡接口404,例如物理網卡,或者其他的用戶接口403,以及存儲器405和至少一個通信總線402。
其中,通信總線402用于實現這些組件之間的連接通信。
網絡接口404用于實現該物理主機和網絡之間的連接通信,比如該網絡接口404可以用于連接物理網卡和/或物理交換機等設備。
可選的,用戶接口403,可以包括顯示器,鍵盤或者其他點擊設備,例如,鼠標,軌跡球(trackball),觸感板或者觸感顯示屏等。
存儲器405可能包括高速隨機存取記憶體(RAM,Random Access Memory),也可能還包括非不穩定的存儲器(non-volatile memory),例如至少一個磁盤存儲器。可選的,該存儲器405還可以包括至少一個位于遠離前述處理器401的存儲裝置。
在一些實施方式中,存儲器405存儲了如下的元素,可執行模塊或者數據結構,或者他們的子集,或者他們的擴展集:
操作系統4051,包含各種系統程序,用于實現各種基礎業務以及處理基于硬件的任務;
應用模塊4052,包含各種應用程序,用于實現各種應用業務。
應用模塊4052中包括但不限于與虛擬機的數據交換相關的各種單元,比如接收單元、配置單元、獲取單元和合成單元等。
具體地,處理器401,用于確定處理器核的緩存訪問是否未命中緩存塊;若緩存訪問未命中緩存塊,則在緩存中通過塊存儲指令為訪問地址分配一個緩存塊,并將塊存儲指令指示的地址標識字段的地址單元寫入到分配的緩存塊的地址標識字段,將塊存儲指令指示的數據寫入到分配的緩存塊的第一數據位置上,分配的緩存塊的第一數據位置為塊存儲指令指示的分配的緩存塊的數據位置。
進一步的,處理器401還用于如果塊存儲指令指示的數據的寬度小于分配的緩存塊的寬度,則保持分配的緩存塊的第二數據位置上的數據或將分配的緩存塊的第二數據位置上全部寫入“0”數據值或“1”數據值或將所述分配的緩存塊的第二數據位置上寫入“0”數據值和“1”數據值,分配的緩存 塊的第二數據位置為除分配的緩存塊的第一數據位置之外的分配的緩存塊的數據位置。
進一步的,處理器401還用于若緩存訪問命中緩存塊,則將塊存儲指令指示的數據寫入到命中的緩存塊的第一數據位置上,命中的緩存塊的第一數據位置為塊存儲指令指示的命中的緩存塊的數據位置。
進一步的,處理器401還用于如果塊存儲指令指示的數據的寬度小于命中的緩存塊的寬度,則保持命中的緩存塊的第二數據位置上的數據或將命中的緩存塊的第二數據位置上全部寫入“0”數據值或“1”數據值或將所述分配的緩存塊的第二數據位置上寫入“0”數據值和“1”數據值,命中的緩存塊的第二數據位置為除命中的緩存塊的第一數據位置之外的命中的緩存塊的數據位置。
本實施例提供的訪存優化裝置,通過確定處理器核的緩存訪問是否未命中緩存塊,在緩存訪問未命中緩存塊的情況下,在緩存中通過塊存儲指令為訪問地址分配一個緩存塊,并將塊存儲指令指示的地址標識字段的地址單元寫入到分配的緩存塊的地址標識字段,將塊存儲指令指示的數據寫入到分配的緩存塊的第一數據位置上,從而在CPU執行寫指令且緩存未命中的時,減少了訪問主存的次數,提高了程序執行效率。
本領域普通技術人員可以理解:實現上述各方法實施例的全部或部分步驟可以通過程序指令相關的硬件來完成。前述的程序可以存儲于一計算機可讀取存儲介質中。該程序在執行時,執行包括上述各方法實施例的步驟;而前述的存儲介質包括:ROM、RAM、磁碟或者光盤等各種可以存儲程序代碼的介質。
最后應說明的是:以上各實施例僅用以說明本發明的技術方案,而非對其限制;盡管參照前述各實施例對本發明進行了詳細的說明,本領域的普通技術人員應當理解:其依然可以對前述各實施例所記載的技術方案進行修改,或者對其中部分或者全部技術特征進行等同替換;而這些修改或者替換,并不使相應技術方案的本質脫離本發明各實施例技術方案的范圍。

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