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一種以太網接口管理電路.pdf

摘要
申請專利號:

CN201510578628.4

申請日:

2015.09.11

公開號:

CN105068961A

公開日:

2015.11.18

當前法律狀態:

授權

有效性:

有權

法律詳情: 授權|||實質審查的生效IPC(主分類):G06F 13/40申請日:20150911|||公開
IPC分類號: G06F13/40 主分類號: G06F13/40
申請人: 上海斐訊數據通信技術有限公司
發明人: 王亦鸞
地址: 201616上海市松江區思賢路3666號
優先權:
專利代理機構: 上海光華專利事務所31219 代理人: 王再朝
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法律狀態
申請(專利)號:

CN201510578628.4

授權公告號:

||||||

法律狀態公告日:

2018.04.27|||2015.12.16|||2015.11.18

法律狀態類型:

授權|||實質審查的生效|||公開

摘要

本發明提供一種以太網接口管理電路,令中轉模塊通過所述第一供電端口與所述處理器電連接一第一電源,且通過所述第二供電端口與所述以太網接口模塊電連接一第二電源,所述中轉模塊用以根據所述控制信號,控制處理器與所述以太網接口模塊間的數據傳輸方向。使處于不同電壓域的處理器與所述以太網接口模塊可以根據自身需要,選擇相應的電源,電路連接較靈活,還解決了現有技術中處理器與以太網接口模塊直接連接造成的信號電平裕度不夠的問題,保證了通信信號的質量。

權利要求書

1.一種以太網接口管理電路,其特征在于,包括:
處理器;
以太網接口模塊,通過總線與所述處理器進行通信;
中轉模塊,與所述處理器和所述以太網接口模塊電連接,包括控制端口、第一供電端
口以及第二供電端口,所述控制端口接收一控制信號,所述第一供電端口與所述處理器電
連接一第一電源,所述第二供電端口與所述以太網接口模塊電連接一第二電源,所述中轉
模塊用以根據所述控制信號,控制處理器與所述以太網接口模塊間的數據傳輸方向。
2.根據權利要求1所述的以太網接口管理電路,其特征在于,所述以太網接口管理電路還包
括:
復雜可編程邏輯器件模塊,與所述中轉模塊電連接,用于向所述中轉模塊的所述控制
端口提供所述控制信號。
3.根據權利要求1所述的以太網接口管理電路,其特征在于,所述復雜可編程邏輯器件模塊
與所述總線連接,以根據對所述處理器和所述以太網接口模塊之間的總線的通信協議的解
析而產生所述控制信號。
4.根據權利要求3所述的以太網接口管理電路,其特征在于,所述復雜可編程邏輯器件模塊
對所述總線的通信協議的解析結果包括前導碼、幀起始標記、操作碼、以太網接口模塊內
部寄存器地址、狀態轉換域、讀/寫狀態標志位。
5.根據權利要求4所述的以太網接口管理電路,其特征在于,所述控制信號默認為用于控制
所述數據傳輸方向為從所述處理器到所述以太網接口模塊,且當判斷所述讀/寫狀態標志
位為讀時,令所述中轉模塊根據所述控制信號,令所述數據傳輸方向為從所述以太網接口
模塊到所述處理器。
6.根據權利要求1所述的以太網接口管理電路,其特征在于:所述處理器還用以產生一時鐘
信號,且通過所述中轉模塊向所述以太網接口模塊傳輸所述時鐘信號。
7.根據權利要求6所述的以太網接口管理電路,其特征在于:所述中轉模塊控制所述時鐘信
號的傳輸方向保持為從所述處理器到所述以太網接口模塊。
8.根據權利要求1~7任一項所述的以太網接口管理電路,其特征在于,所述中轉模塊為
SN74AVC2T245芯片。
9.根據權利要求1~7任一項所述的以太網接口管理電路,其特征在于,所述處理器與所述以
太網接口模塊之間通過媒體獨立接口總線進行通信。
10.根據權利要求1~7任一項所述的以太網接口管理電路,其特征在于,第一電源為3.3V電
源,所述第二電源為1.2V或2.5V電源。

說明書

一種以太網接口管理電路

技術領域

本發明涉及網絡連接管理領域,特別是涉及一種以太網接口管理電路。

背景技術

目前主流的10G以太網PHY(PhysicalLayer,物理層)芯片的MIIM(MediumIndependent
InterfaceManagement,媒體獨立接口管理總線)接口支持可選的1.2V和2.5V電平,而通用
的CPU的MIIM接口只支持3.3V電平,這就造成了通用的CPU的MIIM接口和10GPHY芯
片的MIIM接口處于不同的電源域。已有實現方案是將10GPHY芯片的MIIM接口的電源管
腳2.5V供電,即PHY芯片的MIIM接口電平為2.5V,CPU的MIIM接口和10GPHY芯片
的MIIM接口直接連接。現有的技術缺點:其一:10GPHY的MIIM接口電源是1.2V電源和
2.5V電源可選,現有的技術中,10GPHY芯片的MIIM接口電源只支持2.5V,不支持1.2V,
限制了PHY電源的靈活多選擇的設計。其二:3.3VLVTTL和2.5V的LVTTL電平標準為:

3.3VLVTTL:Vcc:3.3V;VOH>=2.4V;VOL<=0.4V;VIH>=2V;VIL<=0.8V。

2.5VLVTTL:Vcc:2.5V;VOH>=2.0V;VOL<=0.2V;VIH>=1.7V;VIL<=0.7V。

其中,Vcc表示電壓電壓,VOH表示輸出高電平電壓,VOL表示輸出低電平電壓,VIH
表示輸入高電平電壓,VIL表示輸入低電平電壓。即當PHY芯片發送高電平信號給CPU時,
PHY芯片發送的高信號為VOH>=2V,而CPU接收高電平的判斷標準為VIH>=2V,兩個指標
可以配合,但無裕量。如果CPU到PHY之間的傳輸距離比較長,或者一個CPU管理多個
PHY,線路負載比較重時,就會導致信號的衰減和變形,使得從信號PHY芯片發送的VOH到
達CPU時,由于信號的衰減,不能達到2V,即電平的裕量不夠,容易產生誤碼。

發明內容

鑒于以上所述現有技術的缺點,本發明的目的在于提供一種以太網接口管理電路,用于
解決現有技術中CPU的電源與PHY芯片的電源不一致而導致PHY芯片電源設計不靈活的問
題。

為實現上述目的及其他相關目的,本發明提供一種以太網接口管理電路,包括:處理器;
以太網接口模塊,通過總線與所述處理器進行通信;中轉模塊,與所述處理器和所述以太網
接口模塊電連接,包括控制端口、第一供電端口以及第二供電端口,所述控制端口接收一控
制信號,所述第一供電端口與所述處理器電連接一第一電源,所述第二供電端口與所述以太
網接口模塊電連接一第二電源,所述中轉模塊用以根據所述控制信號,控制處理器與所述以
太網接口模塊間的數據傳輸方向。

可選的,所述以太網接口管理電路還包括:復雜可編程邏輯器件模塊,與所述中轉模塊
電連接,用于向所述中轉模塊的所述控制端口提供所述控制信號。

可選的,所述復雜可編程邏輯器件模塊與所述總線連接,以根據對所述處理器和所述以
太網接口模塊之間的總線的通信協議的解析而產生所述控制信號。

可選的,所述復雜可編程邏輯器件模塊對所述總線的通信協議的解析結果包括前導碼、
幀起始標記、操作碼、以太網接口模塊內部寄存器地址、狀態轉換域、讀/寫狀態標志位。

可選的,所述控制信號默認為用于控制所述數據傳輸方向為從所述處理器到所述以太網
接口模塊,且當判斷所述讀/寫狀態標志位為讀時,令所述中轉模塊根據所述控制信號,令所
述數據傳輸方向為從所述以太網接口模塊到所述處理器。

可選的,所述處理器還用以產生一時鐘信號,且通過所述中轉模塊向所述以太網接口模
塊傳輸所述時鐘信號。

可選的,所述中轉模塊控制所述時鐘信號的傳輸方向保持為從所述處理器到所述以太網
接口模塊。

可選的,所述中轉模塊為SN74AVC2T245芯片。

可選的,所述處理器與所述以太網接口模塊之間通過媒體獨立接口總線進行通信。

可選的,第一電源為3.3V電源,所述第二電源為1.2V或2.5V電源。

如上所述,本發明的以太網接口管理電路,令中轉模塊通過所述第一供電端口與所述處
理器電連接一第一電源,且通過所述第二供電端口與所述以太網接口模塊電連接一第二電源,
所述中轉模塊用以根據所述控制信號,控制處理器與所述以太網接口模塊間的數據傳輸方向。
使處于不同電壓域的處理器與所述以太網接口模塊可以根據自身需要,選擇相應的電源,電
路連接較靈活,還解決了現有技術中處理器與以太網接口模塊直接連接造成的信號電平裕度
不夠的問題,保證了通信信號的質量。

附圖說明

圖1顯示為本發明的一種以太網接口管理電路在一具體實施例中的模塊示意圖。

圖2顯示為圖2所示的電路在一具體實施例中運行的過程中DIR2的時序圖。

圖3顯示為本發明的一種以太網接口管理電路在一具體實施例中的電路原理圖。

元件標號說明

1以太網接口管理電路

11處理器

12以太網接口模塊

13中轉模塊

具體實施方式

以下通過特定的具體實例說明本發明的實施方式,本領域技術人員可由本說明書所揭露
的內容輕易地了解本發明的其他優點與功效。本發明還可以通過另外不同的具體實施方式加
以實施或應用,本說明書中的各項細節也可以基于不同觀點與應用,在沒有背離本發明的精
神下進行各種修飾或改變。需說明的是,在不沖突的情況下,以下實施例及實施例中的特征
可以相互組合。

需要說明的是,以下實施例中所提供的圖示僅以示意方式說明本發明的基本構想,遂圖
示中僅顯示與本發明中有關的組件而非按照實際實施時的組件數目、形狀及尺寸繪制,其實
際實施時各組件的型態、數量及比例可為一種隨意的改變,且其組件布局型態也可能更為復
雜。

MIIM(ManagementInterface,媒體獨立接口)總線是CPU對10G以太網PHY芯片的管
理接口,MIIM有兩根信號線,管理數據時鐘MDC(ManagementDataClock)和管理數據信號
MDIO(ManagementDataInput/Output)。CPU可以通過MIIM總線來配置PHY的寄存器信
息,例如PHY的工作速率、接口傳輸介質選擇、以及工作模式的選擇,也可以通過MIIM總
線來讀取PHY的寄存器內容來獲取PHY的工作狀態信息。

目前主流的10G以太網PHY芯片的MIIM接口支持可選的1.2V和2.5V電平,如果PHY
芯片MIIM接口的電源管腳1.2V供電,MIIM總線就支持1.2V電平;如果PHY芯片MIIM接
口的電源管腳2.5V供電,MIIM總線就支持2.5V電平。而通用的CPU的MIIM接口只支持
3.3V電平,這就造成了通用的CPU的MIIM接口和10GPHY芯片的MIIM接口處于不同的
電源域。且為了可以與所述CPU進行正常的通信,需要選擇以太網PHY芯片的電源為2.5V,
且由于3.3VLVTTL和2.5V的LVTTL電平標準為:

3.3VLVTTL:Vcc:3.3V;VOH>=2.4V;VOL<=0.4V;VIH>=2V;VIL<=0.8V。

2.5VLVTTL:Vcc:2.5V;VOH>=2.0V;VOL<=0.2V;VIH>=1.7V;VIL<=0.7V。

其中,Vcc表示電壓電壓,VOH表示輸出高電平電壓,VOL表示輸出低電平電壓,VIH
表示輸入高電平電壓,VIL表示輸入低電平電壓。即當PHY芯片發送高電平信號給CPU時,
PHY芯片發送的高信號為VOH>=2V,而CPU接收高電平的判斷標準為VIH>=2V,兩個指標
可以配合,但無裕量。如果CPU到PHY之間的傳輸距離比較長,或者一個CPU管理多個
PHY,線路負載比較重時,就會導致信號的衰減和變形,使得從信號PHY芯片發送的VOH到
達CPU時,由于信號的衰減,不能達到2V,即電平的裕量不夠,容易產生誤碼。

所以本發明就提出了這種可使所述CPU和PHY芯片處于同一電源域的以太網接口管理
電路,請參閱圖1,顯示為本發明的一種以太網接口管理電路在一具體實施例中的模塊示意
圖。所述以太網接口管理電路1包括處理器11、以太網接口模塊12、以及中轉模塊13。

所述以太網接口模塊12通過總線與所述處理器11進行通信;于本實施例中,所述總線
為MIIM總線。

所述中轉模塊13與所述處理器11和所述以太網接口模塊12電連接,包括控制端口、第
一供電端口以及第二供電端口,所述控制端口接收一控制信號,所述第一供電端口與所述處
理器電連接一第一電源,所述第二供電端口與所述以太網接口模塊電連接一第二電源,所述
中轉模塊13用以根據所述控制信號,控制處理器11與所述以太網接口模塊12間的數據傳輸
方向。即可使處于不同電壓域的處理器11與所述以太網接口模塊12可以根據自身需要,選
擇相應的電源,例如,所述第一電源為3.3V電源,所述第二電源為1.2V或2.5V電源。即當
所述處理器11選取電源3.3V,所述以太網接口模塊12可選擇1.2V電源或者2.5V電源,電
路連接較靈活,且保證處理器11與以太網接口模塊12之間有足夠的電平裕度,保證了通信
信號的質量。

在另一具體實施例中,所述以太網接口管理電路1還包括:復雜可編程邏輯器件模塊
(CPLD,ComplexProgrammableLogicDevice),與所述中轉模塊13電連接,用于向所述中
轉模塊13的所述控制端口提供所述控制信號。且所述CPLD可以根據所述處理器11和所述
以太網接口模塊12之間的總線的通信協議的解析而產生所述控制信號。所述CPLD對所述總
線的通信協議的解析結果包括前導碼、幀起始標記、操作碼、以太網接口模塊內部寄存器地
址、狀態轉換域、讀/寫狀態標志位。所述控制信號默認為用于控制所述數據傳輸方向為從所
述處理器11到所述以太網接口模塊12,且當判斷所述讀/寫狀態標志位為讀時,令所述中轉
模塊13根據所述控制信號,令所述數據傳輸方向為從所述以太網接口模塊13到所述處理器
12。

具體的,在一具體應用中,所述以太網接口模塊12為型號為BCM8705的PHY以太網
芯片,所述中轉模塊13為型號為SN74AVC2T245的雙電源驅動芯片,所述處理器11即為一
CPU。所述CPLD用以解析所述處理器的MDIO引腳的通信信號,并根據解析結果而產生所
述控制信號。具體的,請參閱表1,顯示為MDIO的時序配置表,其中“Pre”是前導碼,包
含32-bit的‘1’數據;”ST”是幀起始標記,是2-bit“00”;“OP”是2-bit操作碼,“10”
是讀操作,“01”是寫操作;“PRTAD”是5-bitPHY芯片地址,PHY芯片通過硬件管腳設置
PHY地址;“REGAD”是5-bitPHY芯片內部寄存器地址;“TA”是狀態轉換域,共2bit。若
為讀操作,則第1bit由CPU送出高阻態,第2bit由PHY芯片送出“0”bit,如為寫操作,則
CPU來發送2-bit“10”的“TA”信號。

Operation
Pre
ST
OP
PRTAD
REGAD
TA
DATA
IDLE
READ
1..1
00
10
AAAAA
TTTTT
Z0
16bits Data
Z..Z
WRITE
1..1
00
01
AAAAA
TTTTT
10
16bits Data
Z..Z

表1

且,CPLD解析MDIO的工作原理流程具體為:

結合圖2所示的DIR2的時序圖,CPLD缺省將DIR2賦高電平‘1’,控制MDIO的數
據從SN74AVC2T245的A2端口進入,B2端口輸出,數據從CPU流向PHY芯片。CPLD首
先搜索前導碼,接下來搜索幀起始標志位,然后判斷操作是否為讀,如果為讀,繼續保持9
個時鐘周期的DIR2為‘1’,將PHY的地址和寄存器地址繼續由CPU傳送到PHY芯片上,
再將DIR2置‘0’,控制MDIO的數據從SN74AVC2T245的B2端口進入,A2端口輸出,
將PHY送來的“TA”狀態轉換域的第2bit‘0’和讀出的指定寄存器的16bit數據送給CPU,
DIR2的‘0’狀態持續17個時鐘周期后結束,將DIR2置缺省值‘1’,進入等待搜索下一
個指令周期。在CPU對PHY芯片進行寫操作時,MDIO數據流向始終保持從CPU到PHY
芯片,CPLD始終對DIR2置‘1’。

即在此期間,如圖2所示,DIR2在寫操作過程中,DIR2為‘1’,在讀操作時,DIR2
從“TA”的第二bit開始為低,共持續17個bit位時長,其它時間為‘1’。CPLD通過CPU
的MDIO引腳的通信信號的解析,產生控制信號來控制雙電壓驅動芯片的方向,使得CPU和
PHY芯片之間進行正常的數據傳輸。

在一具體實施例中,所述處理器11還用以產生一時鐘信號,且通過所述中轉模塊13向
所述以太網接口模塊12傳輸所述時鐘信號,所述中轉模塊13控制所述時鐘信號的傳輸方向
保持為從所述處理器11到所述以太網接口模塊12。

請進一步參閱圖3,顯示為本發明的一種以太網接口管理電路在一具體實施例中的電路
原理圖。

其中,所述電路包括一CPU以及一CPLD邏輯芯片,所述以太網接口模塊為型號為
BCM8705的PHY以太網芯片,所述中轉模塊為型號為SN74AVC2T245的雙電源驅動芯片。

其中,具體的電路連接為:所述CPU的SCL引腳、SDA引腳、MDC引腳、以及MDIO
引腳分別與所述CPLD的SCL引腳、SDA引腳、MDC引腳、以及MDIO引腳電連接,所述
CPU的SCL引腳、SDA引腳、MDC引腳、以及MDIO引腳,且所述CPLD的SCL引腳、
SDA引腳、MDC引腳、以及MDIO引腳分別串聯一電阻后與第一電源電連接,所述CPLD
的MDIO_DR引腳與所述SN74AVC2T245芯片的DR2引腳電連接,所述CPLD用以解析其
MDIO引腳接收的信息而產生所述控制信號并通過所述MDIO_DR引腳發送于所述
SN74AVC2T245的DR2引腳上。

且,所述SN74AVC2T245芯片的A1引腳與所述CPU的MDC引腳電連接,所述
SN74AVC2T245芯片的B1引腳與所述BCM8705芯片的MDC引腳電連接,所述
SN74AVC2T245芯片的DR1引腳以及VCCA引腳連接所述第一電源,所述CPU的VCC引
腳以及所述CPLD邏輯芯片的VCC引腳均連接所述第一電源。所述SN74AVC2T245芯片的
DR1引腳接收高電平時,信號從A1流向B1,相反的,DR1引腳接收低電平時,信號從B1
流向A1,MDC信號是單向信號,信號流向是從CPU到PHY芯片,所以令所述DR1一直處
于高電平狀態,即令所述SN74AVC2T245芯片的A1和B1之間的數據傳輸方向為A1到B1,
實現CPU和PHY芯片的時鐘信號的連接。

且,所述CPU的MDIO引腳與所述SN74AVC2T245芯片的A2引腳電連接,且所述
SN74AVC2T245芯片的B2引腳與所述BCM8705芯片的MDIO引腳電連接,所述
SN74AVC2T245芯片的VCCB引腳與所述BCM8705芯片的VCC引腳均連接同一第二電源,
所述SN74AVC2T245芯片根據對所述DR2接收的信號的解析,選擇引腳A2和引腳B2之間
的數據傳輸方向。其中,所述SN74AVC2T245芯片的DR2引腳接收高電平時,信號從A1
流向B1,相反的,DR2引腳接收高電平時,信號從B1流向A1。MDIO是雙向信號,因此
SN74AVC2T245的控制方向信號的DIR2引腳需要根據實際的信號流向來控制,方向控制信
號DIR2由CPLD產生,CPU和PHY之間的MIIM總線也接到了CPLD,CPLD解析MDIO
信號上的信息,根據解析結果產生輸入DIR2引腳的控制信號。優選的,所述第一電源為3.3V,
所述第二電源為可靈活選擇的1.2V或2.5V,所述電阻為1.5K歐姆。

進一步的,所述BCM8705芯片與一以太網物理接口電連接,例如為SFP光模塊,且所
述BCM8705的TX+、TX-、RX+、RX-分別與所述SFP光模塊的TX+、TX-、RX+、RX-電
連接,用以接受外部器件的網絡接入。

綜上所述,本發明的以太網接口管理電路,令中轉模塊通過所述第一供電端口與所述處
理器電連接一第一電源,且通過所述第二供電端口與所述以太網接口模塊電連接一第二電源,
所述中轉模塊用以根據所述控制信號,控制處理器與所述以太網接口模塊間的數據傳輸方向。
使處于不同電壓域的處理器與所述以太網接口模塊可以根據自身需要,選擇相應的電源,電
路連接靈活,還解決了現有技術中處理器與以太網接口模塊直接連接造成的信號電平裕度不
夠的問題,保證了通信信號的質量。所以,本發明有效克服了現有技術中的種種缺點而具高
度產業利用價值。

上述實施例僅例示性說明本發明的原理及其功效,而非用于限制本發明。任何熟悉此技
術的人士皆可在不違背本發明的精神及范疇下,對上述實施例進行修飾或改變。因此,舉凡
所屬技術領域中具有通常知識者在未脫離本發明所揭示的精神與技術思想下所完成的一切等
效修飾或改變,仍應由本發明的權利要求所涵蓋。

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