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具有SDRAM接口的DRAM、混合閃存存儲器模塊.pdf

摘要
申請專利號:

CN201380069806.X

申請日:

2013.03.27

公開號:

CN105027092A

公開日:

2015.11.04

當前法律狀態:

授權

有效性:

有權

法律詳情: 授權|||實質審查的生效IPC(主分類):G06F 12/06申請日:20130327|||公開
IPC分類號: G06F12/06; G06F12/00; G11C5/00 主分類號: G06F12/06
申請人: 株式會社日立制作所
發明人: 植松裕; 村岡諭; 大坂英樹; 柴田正文; 福村裕佑; 渡邊聰; 柿田宏; 出居昭男; 上野仁; 尾野孝之; 宮川貴志; 內藤倫典; 隅倉大志; 福田裕一
地址: 日本東京都
優先權:
專利代理機構: 北京銀龍知識產權代理有限公司11243 代理人: 曾賢偉; 范勝杰
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法律狀態
申請(專利)號:

CN201380069806.X

授權公告號:

||||||

法律狀態公告日:

2018.01.30|||2015.12.02|||2015.11.04

法律狀態類型:

授權|||實質審查的生效|||公開

摘要

在將作為高速存儲器的DRAM和作為比DRAM低速但卻是能夠大容量化的非易失性存儲器的閃存搭載于DIMM時,為了使CPU存儲器總線處理量最大化,而部件配置就會成為問題。因此,本公開的存儲器模塊(DIMM)將存儲器控制器配置于靠近插口端子一側,將作為高速存儲器的DRAM配置于其背面。將作為大容量存儲器的閃存配置于遠離插口端子的一側。

權利要求書

權利要求書
1.  一種存儲器模塊,其特征在于,
所述存儲器模塊具有:
基板,其具有第一邊以及與第一邊對置的第二邊;
多個外部端子,其配置于所述基板的所述第一邊側的表面以及背面;
第一存儲器控制器;
高速存儲器;以及
非易失性存儲器,
所述第一控制器和所述高速存儲器相對于所述基板分別配置于相反側,
所述非易失性存儲器配置于比所述第一存儲器控制器或者所述高速存儲器靠近所述第二邊的位置。

2.  根據權利要求1所述的存儲器模塊,其特征在于,
在所述第一存儲器控制器的正背面配置有所述高速存儲器。

3.  根據權利要求2所述的存儲器模塊,其特征在于,
在所述第一存儲器控制器和所述高速存儲器各自的背面具有多個端子,使所述第一存儲器控制器的背面與所述高速存儲器的背面一致時,在相同位置配置有所述多個端子,相同位置的端子為相同功能的端子。

4.  根據權利要求3所述的存儲器模塊,其特征在于,
所述第一存儲器控制器的端子間距為所述高速存儲器的端子間距的一半。

5.  根據權利要求4所述的存儲器模塊,其特征在于,
所述多個端子分別是球形觸點。

6.  根據權利要求5所述的存儲器模塊,其特征在于,
所述非易失性存儲器配置于所述基板的兩面。

7.  根據權利要求1所述的存儲器模塊,其特征在于,
分別具有多個所述第一存儲器控制器、所述高速存儲器以及所述非易失性存儲器,所述第一存儲器控制器的個數與所述高速存儲器的個數相同。

8.  根據權利要求7所述的存儲器模塊,其特征在于,
所述高速存儲器以及所述第一控制器的個數分別是9個。

9.  根據權利要求8所述的存儲器模塊,其特征在于,
所述存儲器模塊還具有第二存儲器控制器,
所述存儲器模塊還具有:沿著所述第一邊配置有5個所述第一控制器的第一組、以及沿著所述第一邊配置有4個所述第一控制器的第二組,
所述第二存儲器控制器配置于所述第一組與所述第二組之間。

10.  根據權利要求9所述的存儲器模塊,其特征在于,
所述非易失性存儲器配置于所述基板的兩面。

11.  一種存儲器模塊,其特征在于,
所述存儲器模塊具有:
基板,其具有第一面以及作為與第一面相反的面的第二面;
外部連接端子,其配置于所述基板的一端、且配置于所述基板的所述第一面以及第二面;
多個第一存儲器控制器,其配置于所述基板的所述第一面;
多個高速存儲器,其配置于所述基板的所述第二面;以及
多個非易失性存儲器,
所述多個非易失性存儲器配置于比所述多個第一存儲器控制器或者所述多個高速存儲器遠離所述端子的位置。

12.  根據權利要求11所述的存儲器模塊,其特征在于,
在所述多個第一存儲器控制器的正背面配置有所述多個高速存儲器。

13.  根據權利要求12所述的存儲器模塊,其特征在于,
在所述第一存儲器控制器和所述高速存儲器各自的背面具有多個端子,使所述第一存儲器控制器的背面與所述高速存儲器的背面一致時,在相同位置配置有所述多個端子,相同位置的端子為相同功能的端子。

14.  根據權利要求13所述的存儲器模塊,其特征在于,
所述第一存儲器控制器的端子間距為所述高速存儲器的端子間距的一半。

15.  根據權利要求14所述的存儲器模塊,其特征在于,
所述非易失性存儲器配置于所述基板的兩面。

說明書

說明書具有SDRAM接口的DRAM、混合閃存存儲器模塊
技術領域
本發明涉及一種存儲器模塊,例如能夠適用于混合了非易失性存儲器與易失性存儲器的存儲器模塊。
背景技術
在服務器等領域中,面向大數據時代,以數據庫(DB)的形式高速地訪問大容量數據的需求正在增加。由DRAM(Dynamic Random Access Memory,動態隨機存取存儲器)構成的主存儲裝置的大容量化趨勢還存在三維存儲器封裝技術(TSV)的落后,無法滿足上述需求。并且,DRAM與作為輔助存儲裝置的SAS(Serial Attached SCSI,串行連接方式的SCSI)連接的SSD(Solid State Drive,固態驅動器)或者與HDD(Hard Disk Drive,硬盤驅動器)的處理量(等待時間)之間存在106左右的差。
因此,具有DRAM與SAS連接的SSD(SAS-SSD)之間的響應速度的PCI(Peripheral Component Interconnect Express,外設部件互連標準)連接的SSD(PCI-SSD)被產品化,并預測其市場將會增加。
完成本發明之后進行了現有技術調查,結果提取出專利文獻1作為關聯技術。在專利文獻1中公開了如下FBDIMM(Fully Buffered DIMM,全緩沖DIMM):將閃存與DRAM搭載于不同的DIMM(Dual Inline Memory Module,雙列直插內存模塊),經由搭載于各模塊的串行傳輸用的緩沖元件以串行傳輸系統的菊花鏈(daisy chain)形式將其連接而成的FBDIMM。存儲器控制器按照FBDIMM信號傳輸協議,將串行化了的控制信號、地址信號以及寫入數據信號發送給DIMM,從DIMM接收串行化了的讀出數據信號。
現有技術文獻
專利文獻1:日本特表2010-524059號公報
發明內容
發明要解決的課題
雖說PCI-SSD的處理量比SAS-SSD的處理量提升了,但DRAM與PCI-SSD的處理量存在103的差。對于處理大數據的服務器等信息處理裝置的運算能力而言,數據的讀入處理量是瓶頸。為了進一步提升性能,而研究了在處理帶寬最大的CPU存儲器總線上搭載廉價的大容量存儲器。結果本發明的發明者們發現存在以下的問題。
即,在將作為高速存儲器的DRAM和作為比DRAM低速但卻是大容量存儲器的閃存搭載于DIMM時,為了使CPU存儲器總線處理量最大化,而搭載部件的配置就會成為問題。
由于解決課題的手段
對本公開中代表性的內容概要進行簡單說明的話,其內容如下。
即,存儲器模塊在靠近DIMM用插口端子(socket terminal)一側的表面配置多個存儲器控制器,在其背面配置多個高速存儲器。將多個非易失性存儲器配置于遠離DIMM用插口端子一側。
發明效果
根據上述存儲器模塊,能夠提升CPU存儲器總線處理量。
附圖說明
圖1是表示實施例涉及的服務器的結構的圖。
圖2是實施例涉及的存儲器模塊的框圖。
圖3A是表示SDRAM存儲器模塊的結構的圖。
圖3B是表示SDRAM存儲器模塊表面的端子配置的圖。
圖3C是表示SDRAM存儲器模塊背面的端子配置的圖。
圖3D是表示SDRAM存儲器模塊的端子的功能等的圖。
圖4A是實施例涉及的混合存儲器模塊的詳細框圖。
圖4B是實施例涉及的地址用存儲器控制器的框圖。
圖4C是實施例涉及的數據用存儲器控制器的框圖。
圖4D是實施例涉及的數據用存儲器控制器的輸入輸出緩沖部的框圖。
圖4E是表示實施例涉及的混合存儲器模塊的一部分的框圖。
圖5是表示實施例涉及的混合存儲器模塊的地址空間的圖。
圖6是表示實施例涉及的混合存儲器模塊的部件配置的圖。
圖7是表示搭載于實施例涉及的混合存儲器模塊的存儲器控制器的球形觸點配置的圖。
圖8A是表示SDRAM的端子配置的圖。
圖8B是表示SDRAM的端子的功能等的圖。
圖9是表示實施例涉及的混合存儲器模塊的信號傳輸路徑的圖。
圖10是表示變形例1涉及的混合存儲器模塊的部件配置的圖。
圖11是表示變形例2涉及的混合存儲器模塊的部件配置的圖。
圖12是表示變形例3涉及的混合存儲器模塊的部件配置的圖。
圖13是表示在本公開之前研究的存儲器模塊以及存儲器的尺寸的圖。
圖14是表示實施方式涉及的存儲器模塊的結構的圖。
具體實施方式
以下,參照附圖對實施方式、實施例以及變形例進行說明。另外,在用于說明實施方式、實施例以及變形例的全部附圖中,對具有相同功能的部分標注相同符號,省略其重復說明。
在本公開中,所謂DRAM是用于主存儲裝置的存儲器,包括:SDRAM(Synchronous DRAM,同步DRAM)、DDR-SDRAM(Double Data Rate SDRAM,雙倍數據速率SDRAM)、DDR2-SDRAM、DDR3-SDRAM、DDR4-SDRAM等時鐘同步型DRAM(以下,統稱為SDRAM)。所謂DIMM是具有多個被封裝的存儲器的存儲器模塊,用于主存儲裝置(一級存儲裝置),功能、大小、管腳配置等以JDEC標準為基準。所謂存儲器總線是連接CPU與主存儲裝置的總線,數據總線寬例如比64位寬。另外,在存儲器總線中沒有連接CPU和主存儲裝置以外的裝置。所謂I/O總線是連接CPU與輸入輸出裝置或輔助存儲裝置(二級存儲裝置)的總線,數據總線寬例如比8位窄。所謂CPU包括運算裝置(CPU內核)以及控制高速緩存和外部存儲器的存儲器控制器等。
1.在本公開之前研究的技術
本發明的發明者們對將作為高速存儲器的SDRAM和作為比SDRAM低速但卻是能夠大容量化的非易失性存儲器的閃存搭載于DIMM進行了研究。在搭載于標準的1U服務器的DIMM中有大小限制。如圖13(a)所示,DIMM 的大小是寬133.35mm,高31.25mm。如圖13(b)所示,64GB的NAND型閃存的大小是14mm×18mm。如圖13(c)所示,SDRAM的大小是13×9.3mm。至少需要將9個閃存和9個SDRAM以及控制它們的存儲器控制器全部搭載于DIMM(將該DIMM稱為混合存儲器DIMM)。并且,需要將混合存儲器DIMM的總線處理量設定成與以往的SDRAM的DIMM同等程度。
即,為了最大程度地靈活使用SDRAM接口(I/F)的處理量,需要對低速的閃存I/F通過交互緩解(inter-relieve)來確保帶寬。因此,需要搭載多個閃存。此外,為了保證SDRAM的I/F的高速性,需要將DIMM的插口端子與存儲器控制器之間的配線長度設定得極短、將存儲器控制器與SDRAM之間的配線長度設定得極短。
在如RDIMM(Registered DIMM,寄存DIMM)、FBDIMM(Fully Buffered DIMM,全緩沖DIMM)、LRDIMM(Load Reduced DIMM,低負載DIMM)那樣將一個緩沖IC或控制IC配置于存儲器模塊中央的方式中,導致配置于遠離IC的位置的SDRAM與IC之間的數據線等配線長度會變長。此外,還需要將IC與多個閃存之間的多條配線繞在DIMM基板上,配線布局困難。
2.實施方式
圖14是表示實施方式涉及的存儲器模塊的結構的圖。存儲器模塊60具有:基板61、插口端子62、多個高速存儲器63、作為存儲容量比高速存儲器大的大容量存儲器的多個非易失性存儲器64、以及多個控制器65。將控制器65搭載于基板61的第一面的插口端子62側,將高速存儲器63搭載于基板61的第二面。非易失性存儲器64搭載于遠離插口端子62的位置。換言之,非易失性存儲器64搭載在相對于控制器65與插口端子62相反的一側。并且,非易失性存儲器64搭載在相對于高速存儲器63與插口端子62相反的一側。
通過上述結構,能夠以較短距離連接需要高速傳輸的控制器65與高速存儲器63之間,能夠以較短距離連接需要高速傳輸的插口端子62與控制器65之間。
實施例
在本實施例中,作為信息處理裝置的一例對服務器進行說明,但是對于服務器以外的信息處理裝置,例如PC(Personal Computer,個人計算機)來說 也能夠適用。并且,作為存儲器模塊的一例對帶ECC的存儲器模塊進行說明,但是對于不帶ECC的存儲器模塊來說也能夠適用。并且,作為高速存儲器以SDRAM(DRAM)為例進行說明,但是高速存儲器例如也可以是MRAM(Magnetic Random Access Memory,磁性隨機存取存儲器)、STT(Spin Transfer Torque,自旋轉矩)-RAM、相變存儲器等。另外,SDRAM也可是在切斷電源時不能保存數據的易失性的半導體存儲器的一例。作為非易失性存儲器以閃存為例進行說明,但是并非限定于此,只要是即使切斷電源也能夠保存數據、且能夠存儲比高速存儲器容量大的數據的半導體存儲器即可。
<整體結構>
圖1是表示實施例涉及的服務器的結構的圖。服務器10具有:2個CPU11、12、多個存儲器模塊13、IOH(Input Output Hub,輸入輸出集線器)14、PCI-SSD15、SAS(Serial Attached SCSI)橋16、以及SAS-SSD/HDD17。CPU11、12經由2個QPI總線(Quick Path Interconnect,快速通道互聯)19Q彼此連接。CPU11、12分別與4通道的存儲器總線19M連接。1通道的存儲器總線19M的數據寬度是8B(字節),并且賦予ECC數據1B(字節)。1通道的存儲器總線19M能夠分別與3個存儲器模塊13連接。CPU11、12分別經由IOH15和QPI總線19Q而連接。IOH15經由PCIe總線19P與PCI-SSD15連接。并且,IOH15經由PCIe總線19P與SAS橋16連接。SAS橋16經由SAS總線19S與SAS-SSD/HDD17連接。另外,也可以沒有CPU12以及與其連接的存儲器模塊。
存儲器模塊13具有:搭載有SDRAM的存儲器模塊(SDRAM存儲器模塊)13D、搭載有閃存和SDRAM的存儲器模塊(混合存儲器模塊)13FD。例如,CPU11、12各自的存儲器總線19M連接11個存儲器模塊13D和1個存儲器模塊13FD。在將存儲器模塊13FD與存儲器總線19M連接時,優選與CPU11、12最近的位置。并且,在將多個存儲器模塊13FD與存儲器總線19M連接時,優選的是,不與相同通道的存儲器總線19M連接,而與彼此不同的通道的存儲器總線19M連接。另外,存儲器模塊13D以及存儲器模塊13FD均通過SDRAM的存儲器接口而由CPU11、12訪問。
圖2是實施例涉及的服務器的一部分的結構的圖。圖2(a)是安裝了CPU 和存儲器模塊的基板的側視圖。CPU11安裝于插口27,該插口27安裝于基板(主板)26上。存儲器模塊13D、13FD安裝于插口28,該插口28安裝于基板26上。CPU12和存儲器模塊13D、13FD也以同樣的方式安裝。以下,對CPU11進行說明,但是由于CPU12側也是同樣的因此省略說明。
圖2(b)是CPU與混合存儲器模塊的框圖。在CPU11中內置有控制存儲器模塊13D、13FD的存儲器控制器24,存儲器控制器24通過超級監視器(hypervisor)25而被控制。另外,在CPU11中內置有未圖示的高速緩存,通過存儲器控制器24,從存儲器模塊13D、13FD讀出的數據被存儲到高速緩存。混合存儲器模塊13FD具有存儲器控制器(MC)21、SDRAM22、以及閃存(FLASH)23。SDRAM22的容量例如是8GB,閃存23的容量是1TB。存儲器控制器21進行與存儲器總線19M和SDRAM22以及閃存23的接口。
<動作概要>
在從混合存儲器模塊13FD的閃存23讀出數據時,首先,存儲器控制器21從閃存23讀出數據而寫入到SDRAM22,然后存儲器控制器21從SDRAM22讀出數據。
在將數據寫入到混合存儲器模塊13FD的閃存23時,首先,存儲器控制器21將數據寫入到SDRAM22,然后存儲器控制器21從SDRAM22讀出數據而寫入到閃存23。
使從閃存23讀出數據而寫入到SDRAM22的路徑(i)不經過存儲器總線19M,而僅使從SDRAM22讀出數據的路徑(ii)經過存儲器路徑19M,由此能夠將數據處理量最大化至存儲器總線的極限。
<SDRAM存儲器模塊的結構>
圖3A是表示SDRAM存儲器模塊的結構的圖。圖3A(a)是表示表面的圖,圖3A(b)是表示背面的圖。圖3B是表示SDRAM存儲器模塊表面的端子配置的圖。圖3C是表示SDRAM存儲器模塊背面的端子配置的圖。圖3D是表示SDRAM存儲器模塊的端子功能等的圖。
SDRAM存儲器模塊13D使用以JEDEC標準為基準的、由DDR3-SDRAM構成的240管腳的RDIMM(Registered DIMM)。RDIMM是這樣的DIMM:在通過DIMM基板上的稱為寄存緩沖器(Registered buffer)的IC(Integrated  Circuit,集成電路)暫時接收地址信號和控制信號而整形放大之后,分配給各SDRAM。如圖3A所示,在SDRAM存儲器模塊13D的基板41的表面搭載有18個SDRAM24、1個寄存緩沖器IC43F、1個SPD(Serial Presence Detect,串行存在檢查)44。并且,在基板41的背面搭載有18個SDRAM24、1個寄存緩沖器IC43R。其中,表面的2個SDRAM24以及背面的2個SDRAM24是ECC數據用。即,SDRAM存儲器模塊13D是帶ECC的32GB的RDIMM。數據是4Gb×64,ECC是4Gb×8。SDRAM24是8Gb(1Gb×8)的DDR3-SDRAM,構成為將2個4Gb(1Gb×8)的DDR3-SDRAM的芯片安裝成BGA封裝。存儲器模塊13D也可以是緩沖數據信號的LRDIMM(Load-Reduced DIMM)。該情況下,LRDIMM的端子配置以及端子功能與RDIMM的端子配置以及端子功能相同。
如圖3B以及圖3C所示,在端子42F、42R中分別存在120個端子。各端子的功能等如圖3D所示。這里,在圖3D中,大文字符號后的小文字“x”表示相同功能的端子有多個,在圖3B以及圖3C中,在“x”中記載了數字。并且,示出了“#”是低電平有效(active low)信號。
<混合存儲器模塊的結構>
(整體結構)
圖4A是表示實施例涉及的混合存儲器模塊的整體結構的圖。圖4B是地址用存儲器控制器的框圖。圖4C是數據用存儲器控制器的框圖。圖4D是閃存輸入輸出緩沖電路的圖。圖4E是表示實施例涉及的存儲器模塊的一部分的框圖。
如圖4A所示,混合存儲器模塊13FD具有:地址用存儲器控制器(MCA)21A、數據用存儲器控制器(MCD)21D、SDRAM22S、以及閃存23F。通過地址用存儲器控制器21A和數據用存儲器控制器21D構成存儲器控制器21。搭載的SDRAM22S個數的數據用存儲器控制器21D安裝于混合存儲器模塊13FD,1個地址用存儲器控制器21A安裝于混合存儲器模塊13FD。SDRAM22S個數的兩倍個數的閃存23F安裝于存儲器模塊13FD。
更具體來說,在混合存儲器模塊13FD中安裝有18個64GB容量的閃存23F、9個1GB容量的SDRAM22S。閃存23F的容量是SDRAM22S容量的64 倍,是10倍以上不足100倍。2個閃存23F以及1個SDRAM22S用于存儲ECC用的數據。由此,構成8GB的SDRAM22與1TB的閃存23。并且,在存儲器模塊13FD中安裝有9個數據用存儲器控制器21D、1個地址用存儲器控制器21A。數據用存儲器控制器21D與地址用存儲器控制器21A分別由半導體芯片形成,安裝成GBA型封裝。64GB容量的閃存23F層疊了8個8GB的NAND型閃存芯片(NAND Flash)而安裝成1個BGA型封裝。閃存23F通過相當于DDR2的接口(ONFI(Open NAND Flash Interface)或者Toggle DDR)而成為400Mbps的處理量。如圖4A以及圖4E所示,1個數據用存儲器控制器21D對1個SDRAM22S與2個閃存23F進行控制。作為SDRAM22S,1GB的1個或者多個DDR3-SDRAM芯片安裝成1個BGA型封裝。SDRAM22S的接口是1600Mbps的處理量。SDRAM22S也可以代替DDR3-SDRAM芯片而使用DDR4-SDRAM芯片。另外,閃存23F的讀出時間也可以比SDRAM22S的讀出時間大。閃存23F的讀出時間是10μs的指令。另一方面,SDRAM22S的讀出時間是10ns的指令。這里,所謂讀出時間是從讀出請求(發出讀指令)到讀出最初數據為止的時間。
并且,混合存儲器模塊13FD具有:SPD(Serial Presence Detect)31和DC-DC轉換器33。SPD31以及SPD44由EEPROM構成,存儲有與存儲器模塊自身相關的信息(例如,存儲器芯片的種類和結構、存儲器容量、ECC(錯誤更正碼)、有無奇偶校驗等信息)。在安裝存儲器模塊而接通電源時,自動地讀出SPD31、44內的信息,進行用于使用存儲器模塊的設定。DC-DC轉換器32從SPD31用的電源電壓(VDDSPD=3.3V)生成閃存23F用的電源線壓(VDD閃存=1.8V)。其中,當能將存儲器模塊的儲備管腳(NC管腳(pin))分配給VDD閃存(VDD Flash)的電源端子時,就不需要DC-DC轉換器33。
并且,混合存儲器模塊13FD具有用于與存儲器總線19M連接的插口端子。插口端子與SDRAM存儲器模塊13D的端子42F、42R相同的端子數、相同的端子配置、相同的功能(參照圖3B、3C、3D)。在圖4A中,O標識表示插口端子。在插口端子中施加時鐘信號(Clock)、地址信號(ADDR)、控制信號(CTRL)、數據信號(DQ、CB)、數據控制信號(DQS、DQS#、DM)、電源(VDD、VSS、VDDQ、VREFDQ、VREFCA、VDDSPD、VDD閃存)、 SPD信號等。在時鐘信號(Clock)中包括SDRAM22S用的時鐘信號(CK、CK#)。在地址信號(ADDR)中包括SDRAM22S用的地址信號(A15-A0)以及存儲體地址信號(BA2-BA0)。在控制信號(CTRL)中包括指令信號(RAS#、CAS#、WE#)以及控制信號(CKE、S#)。這里,RAS#是行地址選通信號(row address strobe),CAS#是列地址選通信號(column address strobe),WE#是允許寫入信號(write enable)。來自插口端子的SDRAM22S以及閃存23F的訪問所需的信號被暫時輸入到地址用存儲器控制器21A或者數據用存儲器控制器21D。
(地址用存儲器控制器)
如圖4B所示,在地址用存儲器控制器21A中具有:PLL3B1、緩沖寄存器ABF、以及選擇器ASLT。信號線ILS1上的時鐘信號(Clock)經由輸入緩沖電路IB1被輸入到PLL(Phase Loop Lock,鎖相環)電路3B1。PLL電路3B1經由輸出緩沖電路OB1將閃存23F用的時鐘信號(CKF)輸出至信號線OSL1,經由輸出緩沖電路OB2將數據用存儲器控制器21D用的時鐘信號(CKMD)輸出給信號線OSL2,經由輸出緩沖電路OB3將SDRAM22S用的時鐘信號(CK、CK#)輸出給信號線ODL3。時鐘信號(Clock)、時鐘信號(CK、CK#)、時鐘信號(CKMD)是相同頻率的信號。時鐘信號(CKF、CKF#)是時鐘信號(Clock)、時鐘信號(CK、CK#)以及時鐘信號(CKMD)的1/4頻率的信號。1/4頻率的時鐘信號由PLL3B1內的分頻器生成。
信號線ISL2上的地址信號(ADDR)以及控制信號(CTRL)經由輸入緩沖電路IB2被輸入到選擇器ASLT,經由輸出緩沖電路OB4將SDRAM22用的地址信號(ADDR)以及控制信號(CTRL)輸出到信號線OSL4。此外,地址信號(ADDR)以及控制信號(CTRL)的一部分信號經由輸出緩沖電路OB5,將后述的控制寄存器FMCR的控制信號(FCRC)輸出到信號線OSL5。從信號線ISL3上的閃存控制寄存器FMCR輸出的地址信號(ADDR)以及控制信號(CTRL)經由輸入緩沖電路IB3,而被存儲到緩沖寄存器ABF。被用于將閃存23F的數據寫入到SDRAM22S時、將SDRAM22S的數據寫入到閃存23F時。存儲于緩沖寄存器ABF的地址信號(ADDR)以及控制信號(CTRL)被輸入到選擇器ASLT,經由輸出緩沖電路OB4被輸出到信號線OSL4。
接通電源線PL上的電源(VDD、VDDQ、VREFDQ、VSS)。另外,在圖4B中,信號線與輸入緩沖電路或者輸出緩沖電路之間的O標識表示地址用存儲器控制器21A的外部端子。外部端子具有與其連接的信號線相同的個數。
(數據用存儲器控制器)
如圖4C所示,數據用存儲器控制器21D具有:選擇器DSLT1、DSLT2、DSLT3、控制寄存器FMCR。對SDRAM22S的數據系統的信號(DQ(7-0)/CB(7-0)、DQS、DQS#、DM)經由信號線IOSL1、輸入緩沖電路IOIB1、選擇器DSLT1、輸出緩沖電路IOOB2,被輸入到信號線IOSL2。信號線IOSL2與SDRAM22S連接。來自SDRAM22S的數據系統的信號經由信號線IOSL2、輸入緩沖電路IOIB2、信號線ODSL、選擇器DSLT3、輸出緩沖IOOB1被輸出到信號線IOSL1。
閃存23F所需的信息被從信號線IOSL1中的傳遞DQ(7-0)信號的信號線輸入,并被存儲于控制寄存器FMCR的緩沖寄存器BDF。在閃存23S所需的信息中包括閃存的操作碼FMOPC、閃存的地址FMADDR、用于訪問SDRAM22S的地址信號(ADDR)以及控制信號(CTRL)。控制寄存器FMCR通過SDRAM的存儲器接口而被訪問。
輸入輸出緩沖部(IOB)3C1、3C2、3C3、3C4分別與閃存23F、信號線IOSL3、IOSL4、IOSL5、IOSL6連接。信號線IOSL3、IOSL4、IOSL5、IOSL6分別有4組8個地址/數據,2個數據選通(data strobe)、1個數據掩碼(data mask)共計35個。如圖4D所示,IOC3C3、3C4、3C5、3C6分別具有:輸出緩沖寄存器ODBCi、ODBDi、輸入緩沖寄存器IDBFi、選擇器FDSLTi、輸出緩沖電路IOOBi、輸入緩沖電路IOIBi。這里,i=3~6。輸出緩沖寄存器ODBCi、ODBDi分別與信號線OCSL、ODSL連接。信號線OCSL與數據緩沖寄存器DBF連接。信號線ODSL與輸入緩沖電路IOIB2連接。
在DIMM中由于在中央附近存在地址信號(ADDR)、控制信號(CTRL)以及時鐘信號(Clock)的插口端子,因此如圖4E所示,地址用存儲器控制器21A可以配置于存儲器模塊13FD的中央附近。關于用虛線圍繞1個數據用存儲器控制器21D、1個SDRAM22S、2個閃存23F的部分DSF,在圖4E中,只示出了在地址用存儲器控制器21A的上下是一個一個的情況,但是也可以 例如上配置5個、下配置4個。
(動作)
混合存儲器模塊13FD通過所謂的SDRAM接口來動作。地址用存儲器控制器21A通過從外部輸入的地址信號(ADDR)的值來選擇設置于數據用存儲器控制器21D的控制寄存器FMCR、或SDRAM22S。所有訪問都通過SDRAM接口方式來進行。通過訪問控制寄存器FMCR而寫入操作碼(FMOPC)以及地址(FMADDR),能夠將閃存23F的數據載入到SDRAM22S、或將SDRAM22S內的數據儲存到閃存23F。
(1)從混合存儲器模塊的讀出
(a)從閃存的讀出
存儲器控制器24將用于訪問控制寄存器FMCR的地址輸入到地址信號(ADDR)。并且,將寫指令輸入到控制信號(CKE、CS#、RAS#、CAS#、WE#)。并且,將載入指令代碼、從閃存23F開始載入的地址、用于寫入到SDRAM22S的寫地址輸入到數據信號(DQ7-DQ0)作為FMOPC。于是,地址用存儲器控制器21A經由信號線OSL5、輸入緩沖電路IB5將控制信號(FCRC)輸入到控制寄存器FMCR。于是,將載入指令代碼、載入開始地址、SDRAM寫地址寫入到控制寄存器FMCR。
然后,通過未圖示的控制電路,讀出載入指令代碼與載入開始地址,經由信號線OCSL傳遞給輸入輸出緩沖部(IOB)的輸出緩沖寄存器ODBCi。載入指令代碼和載入開始地址與通過未圖示的控制電路產生的閃存23F的控制信號(AL、CL、E#、R、W、RP#、DQS)一起被傳送至閃存23F,讀出數據。讀出的數據被存儲于輸入輸出緩沖部(IOB)的輸入緩沖寄存器IDBFi。
(b)從輸入緩沖寄存器對SDRAM的寫入
存儲于緩沖寄存器DBF的SDRAM寫地址以及由未圖示的控制電路產生的控制信號(CTRL)經由輸出緩沖電路OB6被輸出到信號線ISL3,如上所述經由地址用存儲器控制器21A被傳送至SDRAM22S。并且,存儲于輸入緩沖寄存器IDBFi的數據經由選擇器DSLT2、選擇器DSLT1以及輸出緩沖電路IOOB2而被輸出至信號線IOSL2。由此,從閃存23F讀出的數據被寫入到SDRAM22S。
(c)從SDRAM的讀出
在訪問存儲于SDRAM22S的、來自閃存23F的數據時,存儲器控制器24將用于訪問SDRAM22S的地址(與SDRAM寫地址相同的地址)輸入到地址信號(ADDR),將讀指令輸入到控制信號(CKE、CS#、RAS#、CAS#、WE#)。于是,地址用存儲器控制器21A訪問SDRAM22S,讀出數據。從SDRAM22S讀出的數據經由信號線IOSL2、輸入緩沖電路IOIB1、選擇器DSLT3、輸出緩沖電路IOOB1,而被傳送至信號線IOSL1。
(2)對混合存儲器模塊的寫入
(a)對SDRAM的寫入
存儲器控制器24將用于訪問SDRAM22S的地址輸入到地址信號(ADDR)。并且,將寫指令輸入到控制信號(CKE、CS#、RAS#、CAS#、WE#)。并且,將要寫入的數據輸入到數據信號(DQ7-DQ0)。于是,地址用存儲器控制器21A訪問SDRAM22S,將輸入到數據用存儲器控制器21D的數據經由輸入緩沖電路IOIB1、選擇器DSLT1、輸出緩沖電路IOOB1寫入到SDRAM22S。
(b)從SDRAM的讀出
存儲器控制器24將用于訪問控制寄存器FMCR的地址輸入到地址信號(ADDR)。并且,將寫指令輸入到控制信號(CKE、CS#、RAS#、CAS#、WE#)。并且,將消除指令以及消除地址、儲存指令代碼以及對閃存23F開始儲存的地址、用于從SDRAM22S讀出的讀地址輸入到數據信號(DQ7-DQ0)作為FMOPC。于是,地址用存儲器控制器21A經由信號線OSL5、輸入緩沖電路IB5將控制信號(FCRC)輸入到控制寄存器FMCR。于是,在控制寄存器FMCR中寫入消除指令以及消除地址、儲存指令以及儲存開始地址、SDRAM讀地址。
然后,存儲于緩沖寄存器DBF的SDRAM讀地址以及通過未圖示的控制電路產生的控制信號(CTRL)經由輸出緩沖電路OB6,而被輸出至信號線ISL3,如上所述經由地址用存儲器控制器21A而被傳送至SDRAM22S。于是,數據被從SDRAM22S讀出,經由信號線IOSL2、輸入緩沖電路IOIB1,而被存儲于輸入輸出緩沖部(IOB)的輸出緩沖寄存器ODBDi。
(c)從輸出緩沖寄存器對閃存的寫入
然后,通過未圖示的控制電路,讀出消除指令代碼和消除地址,經由信號線OCSL而傳遞至輸入輸出緩沖部(IOB)的輸出緩沖寄存器ODBCi。消除指令代碼和消除地址與由未圖示的控制電路產生的閃存23F的控制信號(AL、CL、E#、R、W、RP#、DQS)一起被傳送至閃存23F來被消除。
然后,通過未圖示的控制電路,讀出儲存指令代碼和儲存開始地址,經由信號線OCSL而傳遞至輸入輸出緩沖部(IOB)的輸出緩沖寄存器ODBCi。儲存指令代碼、儲存開始地址、存儲于輸出緩沖寄存器ODBDi的數據與由未圖示的控制電路產生的閃存23F的控制信號(AL、CL、E#、R、W、RP#、DQS)一起被傳送至閃存23F來寫入數據。
<CPU進行的控制>
圖5是表示服務器10的地址空間的圖。圖5示出了應用進程地址、操作系統(OS)頁表(Page Table)、虛擬機器(VM)的物理地址、物理地址的地址空間。超級監視器通過硬件而直接動作,所有的OS在該超級監視器上動作。應用通過OS進行動作。通過超級監視器來實現VM。應用要確保的緩沖高速緩存的地址通過OS而被分配給任意的地址。
混合存儲器模塊13FD內的閃存處于I/O空間。因此,需要將從處于I/O空間的閃存讀出的數據的地址分配給存儲器地址空間的物理地址上。因此,通過基于超級監視器的變換而將應用要確保的緩沖高速緩存的地址分配給混合存儲器模塊(DIMM)內部的SDRAM。由此,能夠只成為混合存儲器模塊內部的數據傳輸,能夠防止對存儲器總線的多余的數據傳輸。
存儲器控制器24除了上述的控制之外,還進行對SDRAM22S的模式寄存器進行設定導致的SDRAM22S的初始化。并且,還進行以下的控制。
閃存23F因重復改寫而可靠性降低,在改寫時所寫的數據為與讀出時不同的數據,改寫時沒有寫入數據是罕見的。存儲器控制器24從混合存儲器模塊13FD讀出數據時,檢測和更正讀出數據的錯誤。根據來自存儲了ECC數據的2個閃存23F以及1個SDRAM22S的數據,通過存儲器控制器24內的錯誤更正電路來進行錯誤的檢測和更正。
在進行對閃存23F的數據的改寫時,存儲器控制器24檢測是否正確地寫 入,在沒有正確地寫入時,對與當前的地址不同的地址進行寫入。進行所謂的代替處理(耗損均衡(wear leveling))。還進行不良地址以及針對不良地址對哪個地址進行了代替處理這樣的地址管理。
由于CPU11進行混合存儲器模塊3FD內的存儲器管理,因此能夠使存儲器控制器21中的延遲為最低限度。
<存儲器模塊的部件配置>
圖6是表示實施例涉及的存儲器模塊的部件配置的圖。圖6(a)表示存儲器模塊的表面,圖6(b)表示存儲器模塊的背面。圖6(c)表示閃存的外形尺寸,圖6(d)表示SDRAM的外形尺寸。作為混合存儲器模塊13FD的一結構例的DIMM50具有:基板51、處于基板51兩面的插口端子52、1個地址用存儲器控制器(MCA)21A、18個數據用存儲器控制器(MCD)21D、18個SDRAM(DRAM)22S、18個閃存(Flash)23F、以及1個SPD31。在存儲器模塊13FD插入到插口28時,將靠近CPU11的一側(面向的一側)設為表面,將遠離的一側(相反面)設為背面(以下,相同)。但是,表面與背面也可以相反。另外,基板51的大小是寬133.35mm,高31.25mm。
地址用存儲器控制器21A配置成縱向較長,數據用存儲器控制器21D配置成橫向較長,SDRAM22S配置成橫向較長,閃存23F配置成縱向較長。另外,如圖6(c)(d)所示,閃存23F的外形尺寸是14mm×18mm,SDRAM22S的外形尺寸是13mm×9.3mm。另外,SDRAM的外形尺寸因半導體廠家(半導體芯片尺寸等)而不同,有12mm×10.5mm、10.5mm×9.0mm、11×9.9mm、10.6×9.0mm的尺寸。但是,配置球形觸點(ball)的位置相同。數據用存儲器控制器21D的外形尺寸與SDRAM22S相同。
將數據用存儲器控制器21D配置于靠近插口端子52一側的基板51的表面,將SDRAM22S配置于背面。閃存23F配置成比數據用存儲器控制器21D以及SDRAM22S遠離插口端子52。換言之,數據用存儲器控制器21D是基板51的表面,配置于插口端子52與閃存23F之間。此外,SDRAM22S是基板51的背面,配置于插口端子52與閃存23F之間。地址用存儲器控制器21A配置于數據用存儲器控制器21D之間。
如圖6(a)所示,在地址用存儲器控制器21A的右側配置有4個數據用 存儲器控制器21D,在左側配置有5個數據用存儲器控制器21D。如圖6(b)所示,以配置有地址用存儲器控制器21A的部位的背面側為基準,在右側配置有5個SDRAM22S,在左側配置有4個SDRAM22S。此外,SPD31配置于基板52背面的右側端附近。
優選的是,數據用存儲器控制器21D與SDRAM22S的安裝位置為表面背面重疊。
通過上述的結構,能夠以短距離在數據用存儲器控制器21D與SDRAM22S之間進行連接,能夠以短距離在插口端子52與數據用存儲器控制器21D之間進行連接。
圖7是表示實施例涉及的存儲器控制器的封裝的球形觸點配置的圖。圖7是下表面(背面)圖。如上所述,數據用存儲器控制器21D以及SDRAM22S被安裝成BGA型封裝。BGA型封裝的外部端子(凸起電極)由焊藥球(球形觸點)形成。數據用存儲器控制器21D的球形觸點間距是SDRAM22S的球形觸點間距的1/2。在圖7中,中間被白色的圓圈(白色圓圈)表示的球形觸點61-1、61-2配置于與SDRAM22S的球形觸點相同的位置。此外,中間被黑色的圓圈(黑色圓圈)表示的球形觸點62-1、62-2是用于與閃存23F的外部端子連接,配置于白色的球形觸點之間。中間被畫影線的圓圈(灰色圓圈)表示的球形觸點63-1、63-2是用于與插口端子52連接,配置于白色球形觸點之間。另外,由數據用存儲器控制器21D的白色圓圈表示的球形觸點不一定與SDRAM22S的球形觸點連接,而與閃存23F的外部端子或者插口端子52連接。在圖7中,將與閃存23F的外部端子連接的球形觸點配置于上側,將與插口端子52連接的球形觸點配置于下側。
圖8A是表示SDRAM的封裝的球形觸點配置的圖。圖8A是上表面(表面)圖。在圖8A中,球形觸點位于紙面的背側。標注于白色虛線表示的球形觸點下的符號是輸入輸出到SDRAM22S的端子的信號名等的縮寫(符號),球形觸點有78個。圖8B是表示SDRAM的端子的功能等的圖。記為“連接CNT”的欄表示SDRAM22S的端子與地址用存儲器控制器(MCA)21A和數據用存儲器控制器(MCD)21D中的某一個連接。
在圖8A中,在橫向配置有6個球形觸點,在縱向配置有13個球形觸點。 在左3列與右3列之間在SDRAM22S的球形觸點間距沒有配置3列球形觸點。在包括空的3列而將球形觸點配置于SDRAM22S的球形觸點間時,在圖7中,能夠在縱向配置17個球形觸點,在橫向配置25個球形觸點,合計425個球形觸點。由于SDRAM22S的球形觸點是78個,因此能夠將347個球形觸點分配到閃存23F的外住端子以及插口端子52的連接。但是,由于所有的SDRAM22S的78個球形觸點都不需要與數據用存儲器控制器21D連接,因此能夠將比347個多的球形觸點分配給閃存23F的外部端子以及插口端子52的連接。例如,如圖7所示,能夠分配給插口端子52用49個,分配給閃存23F的外部端子用298個。但是,對于端子數來說,不需要全部分配,例如在圖7中也可以不配置中央附近的端子。
使有數據用存儲器控制器21D的球形觸點的面與有SDRAM22S的球形觸點的面一致時,在相同位置配置有球形觸點,相同位置的球形觸點存在成為應該連接的信號端子的觸點。這些是數據信號(DQ[7:0])以及數據控制信號(DQS、DQS#(/DQS)、DM)。若數據用存儲器控制器21D與SDRAM22S的安裝位置在表面背面重疊,則能夠以短距離進行連接。
圖9是表示實施例涉及的混合存儲器控模塊的信號傳輸路徑的圖。圖9是混合存儲器模塊13FD的側視圖。在圖9中,雙向箭頭表示信號路徑。信號路徑71是插口端子52與數據用存儲器控制器21D之間的信號路徑。信號路徑72是數據用存儲器控制器21D與SDRAM22S之間的信號路徑。信號路徑71、72分別為較短的距離。
此外,信號路徑73是數據用存儲器控制器21D與閃存23F之間的信號路徑。信號路徑73與信號路徑71、72相比不需要高速傳輸但需要多個信號線。因此,能夠在由10層左右的多層配線構成的基板51內以某種程度分布。
<變形例1>
圖10是表示變形例1涉及的混合存儲器模塊的部件配置的圖。圖10(a)表示存儲器模塊的表面,圖10(b)表示混合存儲器模塊的背面。變形例1涉及的DIMM50A將數據用存儲器控制器(MCD)21D與SDRAM(DRAM)22S交替地配置于基板51的表面與背面。地址用存儲器控制器(MAC)21A、閃存(Flash)23F、SPD31、插口端子52的配置與實施例涉及的存儲器模塊 50的配置相同。由于數據用存儲器控制器(MCD)21D、閃存(Flash)23F、之間的配線多,因此通過將數據用存儲器控制器(MCD)21D與SDRAM(DRAM)22S設為交替能夠產生配線富裕。
另外,在圖10中,在基板的表面配置有5個數據用存儲器控制器(MCD)21D、4個SDRAM(DRAM)22S,但是也可以在基板的表面配置有4個地址用存儲器控制器(MCD)21D、5個SDRAM(DRAM)22S。
<變形例2>
圖11是表示變形例2涉及的混合存儲器模塊的部件配置的圖。圖11(a)表示混合存儲器模塊的表面,圖11(b)表示混合存儲器模塊的背面。變形例2涉及的DIMM50B在地址用存儲器控制器(MCA)21A的左側配置5個地址用存儲器控制器(MCD)21D,在地址用存儲器控制器(MCA)21A的右側配置4個SDRAM(DRAM)22S。在5個數據用存儲器控制器(MCD)21D各自的背側配置有SDRAM(DRAM)22S,在4個SDRAM(DRAM)22S各自的背側配置有數據用存儲器控制器(MCD)21D。地址用存儲器控制器(MCA)21A、閃存(Flash)23F、SPD31、插口52的配置與實施例涉及的存儲器模塊50的配置相同。即使數據用存儲器控制器(MCD)21D的地址端子偏向位于左側或者右側,也不用準備變更數據用存儲器控制器(MCD)21D的端子位置,就能容易地在數據用存儲器控制器(MCD)21D與地址用存儲器控制器(MCA)21A之間進行配線。
另外,在圖11中,在基板的表面配置有5個數據用存儲器控制器21D、4個SDRAM(DRAM)22S,但是也可以在基板的表面配置有4個數據用存儲器控制器(MCD)21D、5個SDRAM(DRAM)22S。
<變形例3>
圖12是表示變形例3涉及的混合存儲器模塊的部件配置的圖。圖12(a)表示混合存儲器模塊的表面,圖12(b)表示混合存儲器模塊的背面。變形例3涉及的DIMM50C針對實施例涉及的混合存儲器模塊50將閃存23F的搭載個數(閃存的存儲容量)設為一半。通過將閃存的搭載個數設為一半能增加SDRAM22S的搭載個數(SDRAM的存儲容量)。此外,在將閃存23F僅配置于基板51的背面側時,對于閃存23F能夠降低來自高熱產生源即CPU的熱量。
以上,根據實施方式、實施例、以及變形例對本發明者所完成的發明進行了具體說明,但是本發明并非限定于上述的實施方式、實施例、以及變形例,還可以進行各種變更。
符號說明
60…存儲器模塊
61…基板
62…插口端子
63…高速存儲器
64…非易失性存儲器
65…控制器

關 鍵 詞:
具有 SDRAM 接口 DRAM 混合 閃存 存儲器 模塊
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