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電壓緩沖器.pdf

摘要
申請專利號:

CN201410169351.5

申請日:

2014.04.25

公開號:

CN105022440A

公開日:

2015.11.04

當前法律狀態:

授權

有效性:

有權

法律詳情: 授權|||實質審查的生效IPC(主分類):G05F 3/26申請日:20140425|||公開
IPC分類號: G05F3/26 主分類號: G05F3/26
申請人: 奇景光電股份有限公司
發明人: 王家輝
地址: 中國臺灣臺南市
優先權:
專利代理機構: 永新專利商標代理有限公司72002 代理人: 陳松濤; 韓宏
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法律狀態
申請(專利)號:

CN201410169351.5

授權公告號:

||||||

法律狀態公告日:

2017.04.12|||2015.12.02|||2015.11.04

法律狀態類型:

授權|||實質審查的生效|||公開

摘要

一種電壓緩沖器,包括輸出級電路、運算放大電路、第一輸出控制電路以及第二輸出控制電路。輸出級電路接收第一控制電流及第二控制電流,以提供輸出電壓。運算放大電路接收參考電壓及輸出電壓,以提供控制信號。第一輸出控制電路接收控制信號,以提供第一控制電流,其中當輸出電壓大于參考電壓時,輸出級電路依據第一控制電流調整輸出電壓,以調整輸出電壓下降至參考電壓。第二輸出控制電路接收控制信號,以提供第二控制電流,其中當輸出電壓小于參考電壓時,輸出級電路依據第二控制電流調整輸出電壓,以調整輸出電壓增加至參考電壓。

權利要求書

權利要求書
1.  一種電壓緩沖器,包括:
輸出級電路,接收第一控制電流及第二控制電流,以依據所述第一控制電流及所述第二控制電流提供輸出電壓;
運算放大電路,接收參考電壓及所述輸出電壓,以依據所述參考電壓及所述輸出電壓提供控制信號;
第一輸出控制電路,耦接所述運算放大電路及所述輸出級電路,接收所述控制信號,以依據所述控制信號提供所述第一控制電流,其中當所述輸出電壓大于所述參考電壓時,所述輸出級電路依據所述第一控制電流調整所述輸出電壓,以使所述輸出電壓下降至所述參考電壓;以及
第二輸出控制電路,耦接所述運算放大電路及所述輸出級電路,接收控制信號,以依據所述控制信號提供所述第二控制電流,其中當所述輸出電壓小于所述參考電壓時,所述輸出級電路依據所述第二控制電流調整所述輸出電壓,以使所述輸出電壓增加至所述參考電壓。

2.  如權利要求1所述的電壓緩沖器,其中當所述輸出電壓小于所述參考電壓時,所述第一輸出控制電路降低所述第一控制電流的大小至零,且所述第二輸出控制電路增加所述第二控制電流的大小;以及
當所述輸出電壓大于所述參考電壓時,所述第一輸出控制電路增加所述第一控制電流的大小,且所述第二輸出控制電路降低所述第二控制電流的大小至零。

3.  如權利要求1所述的電壓緩沖器,其中當所述輸出電壓小于所述參考電壓時,所述第二輸出控制電路依據所述控制信號而導通,且通過所述第二輸出控制電路的多個電流鏡組成的正反饋回路,以增加所述第二控制電流的大小,而所述第一輸出控制電路依據所述控制信號而截止,以降低所述第一控制電流的大小至零。

4.  如權利要求1所述的電壓緩沖器,其中當所述輸出電壓大于所述參 考電壓時,所述第一輸出控制電路依據所述控制信號而導通,且通過所述第一輸出控制電路的多個電流鏡組成的正反饋回路,以增加所述第一控制電流的大小,而所述第二輸出控制電路依據所述控制信號而截止,以降低所述第二控制電流的大小至零。

5.  如權利要求1所述的電壓緩沖器,其中所述運算放大電路包括:
差動放大電路,接收所述參考電壓及所述輸出電壓,以依據所述參考電壓及所述輸出電壓提供第一電流及第二電流;
第一電流鏡,接收所述第一電流,以依據所述第一電流提供第三電流;
第二電流鏡,接收所述第三電流,以依據所述第三電流提供第四電流;以及
第三電流鏡,接收所述第二電流,以依據所述第二電流提供第五電流及第六電流,其中所述運算放大電路依據所述第四電流及所述第五電流提供所述控制信號。

6.  如權利要求5所述的電壓緩沖器,其中所述差動放大電路包括:
第一晶體管,具有第一端、第二端及控制端,所述第一晶體管的第二端接收接地電壓,且所述第一晶體管的控制端接收第一控制偏壓;
第二晶體管,具有第一端、第二端及控制端,所述第二晶體管的第一端提供所述第一電流,所述第二晶體管的第二端耦接于所述第一晶體管的第一端,且所述第二晶體管的控制端接收所述參考電壓;以及
第三晶體管,具有第一端、第二端及控制端,所述第三晶體管的第一端提供所述第二電流,所述第三晶體管的第二端耦接于所述第一晶體管的第一端,所述第二晶體管的控制端接收所述輸出電壓。

7.  如權利要求1所述的電壓緩沖器,其中所述第一輸出控制電路包括:
第十一晶體管,具有第一端、第二端及控制端,所述第十一晶體管的第一端接收第七電流,所述第十一晶體管的第二端提供第八電流及第九電流,所述第十一晶體管的控制端接收所述控制信號,且所述第十一晶體管依據所述控制信號而導通或截止;
第四電流鏡,接收第六電流,以依據所述第六電流提供所述第八電流;
第五電流鏡,接收第十電流,以依據所述第十電流提供所述第九電流;以及
第六電流鏡,接收所述第七電流,以依據所述第七電流提供所述第十電流及所述第一控制電流。

8.  如權利要求1所述的電壓緩沖器,其中所述第二輸出控制電路包括:
第十九晶體管,具有第一端、第二端及控制端,所述第十九晶體管的第一端接收第十三電流及第十四電流,所述第十九晶體管的第二端提供第十一電流,所述第十九晶體管的控制端接收所述控制信號,且所述第十九晶體管依據所述控制信號而導通或截止;
第二十晶體管,提供所述第十四電流,且所述第二十晶體管為所述運算放大電路的第一電流鏡的一部分;
第七電流鏡,接收所述第十一電流,以依據所述第十一電流提供第十二電流及所述第二控制電流;以及
第八電流鏡,接收所述第十二電流,以依據所述第十二電流提供所述第十三電流。

9.  如權利要求1所述的電壓緩沖器,其中所述輸出級電路包括AB類輸出級電路,且其中
當所述第一控制電流大于所述第二控制電流時,所述輸出級電路降低所述輸出電壓;以及
當所述第一控制電流小于所述第二控制電流時,所述輸出級電路增加所述輸出電壓。

10.  如權利要求9所述的電壓緩沖器,其中
當所述第一控制電流與所述第二控制電流的大小相差越大時,所述輸出級電路提供的所述輸出電壓的增加或降低速度越大。

說明書

說明書電壓緩沖器
技術領域
本發明涉及一種電壓緩沖器,且特別涉及一種快速穩定輸出電壓的電壓緩沖器。
背景技術
常見的電壓緩沖器(voltage buffer)通常用來提供某些電路操作所需的電壓,以增強其驅動能力,亦同時避免負載影響到電壓緩沖器的輸出電壓。而液晶顯示器(liquid crystal display,LCD)中的源極驅動器(source driver)經常利用電壓緩沖器來提供穩定的共同電壓(common voltage,VCOM)。
在液晶顯示技術中,當液晶分子轉態時,像素電極被施予至少兩種不同電平的電壓,而共享電極被施予特定電平的共享電壓,其中此特定電平的共享電壓介于像素電極的兩種不同電平的正極性及負極性電壓之間,故共享電壓為源極驅動器中重要的電壓電平。然而,源極驅動器可能會進行快速的充放電,導致傳統的電壓緩沖器無法提供穩定的共享電壓。
發明內容
本發明提供一種電壓緩沖器,當其輸出電壓受負載的影響而變動時,可快速增加或降低輸出電壓,以使得輸出電壓快速恢復至穩定的電壓電平。
本發明的電壓緩沖器包括輸出級電路、運算放大電路、第一輸出控制電路以及第二輸出控制電路。輸出級電路接收第一控制電流及第二控制電流,以使輸出級電路依據第一控制電流及第二控制電流提供輸出電壓。運算放大電路接收參考電壓及輸出電壓,以使運算放大電路依據參考電壓及輸出電壓提供控制信號。第一輸出控制電路耦接運算放大電路及輸出級電路,第一輸出控制電路接收控制信號,以使第一輸出控制電路依據控制信號提供第一控制電流,其中當輸出電壓大于參考電壓時,輸出級電路依據第一控制電流調整輸出電壓,以調整輸出電壓下降至參考電壓。第二輸出 控制電路耦接運算放大電路及輸出級電路,第二輸出控制電路接收控制信號,以使第二輸出控制電路依據控制信號提供第二控制電流,其中當輸出電壓小于參考電壓時,輸出級電路依據第二控制電流調整輸出電壓,以調整輸出電壓增加至參考電壓。
基于上述,當輸出電壓下降時,本發明實施例提出的電壓緩沖器可快速增加輸出電壓,且當輸出電壓上升時,電壓緩沖器可快速降低輸出電壓,以快速提供穩定的輸出電壓。
為讓本發明的上述特征和優點能更明顯易懂,下文特舉實施例,并配合附圖作詳細說明如下。
附圖說明
圖1是依照本發明的一實施例的一種電壓緩沖器的系統示意圖。
圖2是依照本發明的一實施例的一種電壓緩沖器的電路示意圖。
【符號說明】
100:電壓緩沖器
110:輸出級電路
120:運算放大器
121~127、131~135、141~143:電流鏡
130、140:輸出控制電路
Vref:參考電壓
Vout:輸出電壓
SC1~SC3:控制電流
IC1~IC3:控制電流
M1~M29:晶體管
I1~I20:電流
Vb1~Vb4:控制偏壓
C:電容
R:電阻
具體實施方式
圖1是依照本發明的一實施例的一種電壓緩沖器的系統示意圖。請參照圖1,電壓緩沖器100包括輸出級電路110、運算放大電路120及輸出控制電路130、140。
輸出級電路110用以接收控制電流IC1、IC2,以使輸出級電路110依據控制電流IC1、IC2提供輸出電壓Vout。運算放大電路120用以接收參考電壓Vref及輸出電壓Vout,以使運算放大電120路依據參考電壓Vref及輸出電壓Vout提供控制信號SC1。
輸出控制電路130耦接運算放大電路120及輸出級電路110,輸出控制電路130用以接收控制信號SC1,以使輸出控制電路130依據控制信號SC1提供控制電流IC1,其中當輸出電壓Vout大于參考電壓Vref時,輸出級電路110依據控制電流IC1調整輸出電壓Vout,以調整輸出電壓Vout下降至參考電壓Vref。輸出控制電路140耦接運算放大電路120及輸出級電路110,輸出控制電路140用以接收控制信號SC1,以使輸出控制電路140依據控制信號SC1提供控制電流IC2,其中當輸出電壓Vout小于參考電壓Vref時,輸出級電路110依據控制電流IC2調整輸出電壓Vout,以調整輸出電壓Vout增加至參考電壓Vref。
在本實施例中,當輸出電壓Vout小于參考電壓Vref時,輸出控制電路130降低控制電流IC1的大小至零,且輸出控制電路140增加控制電流IC2的大小。并且,當輸出電壓Vout大于參考電壓Vref時,輸出控制電路130增加控制電流IC1的大小,且輸出控制電路140降低控制電流IC2的大小至零。
需說明的是,在一實施例中,當輸出電壓Vout小于參考電壓Vref時,輸出控制電路140依據控制信號SC1而導通,并且通過輸出控制電路140的多個電流鏡(current mirror)組成的正反饋回路(positive feedback loop),以使輸出控制電路140迅速增加控制電流IC2的大小,而輸出控制電路130依據控制信號SC1而截止,以使輸出控制電路130降低控制電流IC的大小至零。
在另一實施例中,當輸出電壓Vout大于參考電壓Vref時,輸出控制電路130依據控制信號SC1而導通,且通過輸出控制電路130的多個電流鏡 組成的正反饋回路,以使輸出控制電路130迅速增加控制電流IC1的大小,而輸出控制電路140依據控制信號SC1而截止,以使輸出控制電路140降低控制電流IC2的大小至零。
需說明的是,輸出級電路110可以是AB類(class AB)輸出級電路,且其中當控制電流IC1大于控制電流IC2時,輸出級電路110降低輸出電壓Vout,并且當控制電流IC1小于控制電流IC2時,輸出級電路110增加輸出電壓Vout。此外,當控制電流IC1與控制電流IC2的大小相差越大時,輸出級電路110提供的輸出電壓Vout的增加或降低速度也越大。
圖2是依照本發明的一實施例的一種電壓緩沖器100的電路示意圖。請參照圖1及圖2,其中相同或相似元件使用相同或相似標號。在本實施例中,運算放大電路120包括差動放大電路121、電流鏡121、123及127。差動放大電路121接收參考電壓Vref及輸出電壓Vout,以使差動放大電路121依據參考電壓Vref及輸出電壓Vout提供電流I1、I2。電流鏡123接收電流I1,以使電流鏡123依據電流I1提供電流I3。電流鏡125接收電流I3,以使電流鏡125依據電流I3提供電流I4。電流鏡127接收電流I2,以使電流鏡127依據電流I2提供電流I5及電流I6。運算放大電路120依據電流I4及I5提供控制信號SC1。需說明的是,運算放大電路120依據電流I4及I5調整節點N1的電壓電平,且運算放大電路120依據節點N1的電壓電平提供控制信號SC1。
差動放大電路121包括晶體管M1、M2及M3,其中晶體管M1~M3以n通道金屬氧化物半導體場效應管(n-channel metal-oxide-semiconductor field-effect transistor,簡稱為NMOS晶體管)為示例。晶體管M1的源極(source)接收接地(ground)電壓,并且晶體管M1的柵極(gate)接收控制偏壓Vb1,以使流經晶體管M1的電流為固定值。晶體管M2的漏極(drain)提供電流I1,晶體管M2的源極耦接于晶體管M1的漏極且晶體管M2的柵極接收參考電壓Vref。晶體管M3的漏極提供電流I2,晶體管M3的源極耦接于晶體管M1的漏極,晶體管M3的柵極接收輸出電壓Vout。晶體管M3接收的輸出電壓Vout就是輸出級電路110的輸出電壓Vout。
電流鏡123包括晶體管M4及M5,其中晶體管M4、M5以p通道金屬氧化物半導體場效應晶體管(p-channel metal-oxide-semiconductor field-effect  transistor,簡稱為PMOS晶體管)為示例。晶體管M4的源極接收系統高電壓,晶體管M4的漏極接收電流I1,晶體管M4的柵極耦接于晶體管M4的漏極以提供控制偏壓Vb2。晶體管M5的源極接收系統高電壓,晶體管M5的漏極提供電流I3,晶體管M5的柵極耦接于晶體管M4的柵極。電流鏡125包括晶體管M6及M7,其中晶體管M6、M7以NMOS晶體管為示例。晶體管M6的源極接收接地電壓,晶體管M6的漏極接收電流I3,晶體管M6的柵極耦接于晶體管M6的漏極。晶體管M7的漏極提供電流I4,晶體管M7的源極接收接地電壓,晶體管M7的柵極耦接于晶體管M6的柵極。
電流鏡127包括晶體管M8、M9及M10,其中晶體管M8~M10以PMOS晶體管為示例。晶體管M8的源極接收系統高電壓VDD,晶體管M8的漏極接收電流I2,晶體管M8的柵極耦接于晶體管M8的漏極。晶體管M9的源極接收系統高電壓,晶體管M9的漏極提供電流I5,晶體管M9的柵極耦接于晶體管M8的柵極。晶體管M10的源極接收系統高電壓,晶體管M10的漏極提供電流I6,晶體管M10的柵極耦接于晶體管M8的柵極。
輸出控制電路130包括晶體管M11、電流鏡131、133及電流鏡135,其中晶體管M11以NMOS晶體管為示例。晶體管M11的漏極接收電流I7,晶體管M11的源極提供電流I8、I9,晶體管M11的柵極接收控制信號SC1,且晶體管M11依據控制信號SC1而導通或截止。例如,當控制信號SC1為低電壓電平(例如,0伏特)時,晶體管M11截止,以關閉電流鏡131、133及135組成的正反饋回路。而當控制信號SC1為高電壓電平時,晶體管M11導通,以開啟電流鏡131、133及135組成的正反饋回路。
電流鏡131接收電流I6,以使電流鏡131依據電流I6提供電流I8。電流鏡133接收電流I10,以使電流鏡133依據電流I10提供電流I9。電流鏡135接收電流I7,以使電流鏡135依據電流I7提供電流I10及IC1。
電流鏡131包括晶體管M12、M13,其中晶體管M12、M13以NMOS晶體管為示例。晶體管M12的漏極接收電流I6,晶體管M12的源極接收接地電壓,晶體管M12的柵極耦接于晶體管M12的漏極。晶體管M13的漏極提供電流I8,晶體管M13的源極接收接地電壓,晶體管M13的柵極耦接于晶體管M12的柵極。電流鏡133包括晶體管M14、M15,其中晶體管M14、M15以NMOS晶體管為示例。晶體管M14的漏極提供電流I9,晶體 管M14的源極接收接地電壓。晶體管M15的漏極接收電流I10,晶體管M15的源極接收接地電壓,晶體管M15的柵極耦接于晶體管M15的漏極,且晶體管M15的柵極耦接于晶體管M14的柵極。電流鏡135包括晶體管M16、M17及M18,其中晶體管M16~M18以PMOS晶體管為示例。晶體管M16的源極接收系統高電壓,晶體管M16的漏極接收電流I7,晶體管M16的柵極耦接于晶體管M16的漏極。晶體管M17的源極接收系統高電壓,晶體管M17的漏極提供電流I10,晶體管M17的柵極耦接于晶體管M16的柵極。晶體管M18的源極接收系統高電壓,晶體管M18的漏極提供控制電流IC1,且晶體管M18的柵極耦接于晶體管M16的柵極。
輸出控制器140包括晶體管M19、M20及電流鏡141、143,其中晶體管M19、M20以PMOS晶體管為示例。晶體管M19的漏極提供電流I11,晶體管M19的源極接收電流I13、I14,晶體管M19的柵極接收控制信號SC1,且晶體管M19依據控制信號SC1而導通或截止。例如,當控制信號SC1為低電壓電平時,晶體管M19導通,以開啟電流鏡141及143組成的正反饋回路。而當控制信號SC1為高電壓電平時,晶體管M19截止,以關閉電流鏡141及143組成的正反饋回路。晶體管M20提供電流I14,且晶體管M20為運算放大電路120的電流鏡123的一部分,所以晶體管M20的柵極耦接晶體管M4的柵極以接收晶體管M4提供的控制偏壓Vb2(此連接關系因為簡化而未繪示),所以電流I1、I3與I14的大小皆相同。電流鏡141接收電流I11,以依據電流I11提供電流I12及控制電流IC2。電流鏡143接收電流I12,以依據電流I12提供電流I13。
電流鏡141包括晶體管M21、M22及M23,其中晶體管M21~M23以NMOS晶體管為示例。晶體管M21的漏極接收電流I11,晶體管M21的源極接收接地電壓,且晶體管M21的柵極耦接于晶體管M21的漏極。晶體管M22的漏極提供電流I12,晶體管M22的源極接收接地電壓,晶體管M22的柵極耦接于晶體管M21的柵極。晶體管M23的漏極提供控制電流IC2,M23的源極接收接地電壓,M23的柵極耦接于M21的柵極。電流鏡143包括晶體管M24、M25,其中晶體管M24、M25以PMOS晶體管為示例。晶體管M24的源極接收系統高電壓,晶體管M24的漏極接收電流I12,晶體管M24的柵極耦接于晶體管M24的漏極。晶體管M25的源極接收系統高 電壓,晶體管M25的漏極提供電流I13,且晶體管M25的柵極耦接于晶體管M24的柵極。
輸出級電路110包括晶體管M26、M27、M28及M29,其中晶體管M26、M28以PMOS晶體管為示例,晶體管M27、M29以NMOS晶體管為示例。節點N2為晶體管M18、M28與M29之間的連接點,節點N3為晶體管M23、M28與M29之間的連接點。節點N2與N3的電壓電平受控于控制電流IC1與IC2,以提供控制信號SC2與SC3。晶體管M26的源極接收系統高電壓,晶體管M26的漏極提供電流I19及輸出電壓Vout,晶體管M26的柵極耦接于節點N2以接收控制信號SC2,以使晶體管M26依據控制信號SC2而導通或截止。晶體管M27的漏極提供電流I20及輸出電壓Vout,晶體管M27的源極接收接地電壓,且晶體管M27的柵極耦接于節點N3以接收控制信號SC3,以使晶體管M27依據控制信號SC3而導通或截止。晶體管M28的源極耦接于節點N2,晶體管M28的漏極耦接于節點N3,晶體管M28的柵極接收控制偏壓Vb3。晶體管M29的漏極耦接于節點N2,晶體管M29的源極耦接于節點N3,且晶體管M29的柵極接收控制偏壓Vb4。
在本實施例中,電壓緩沖器100具有兩種狀態:穩態狀態及瞬時狀態,其中瞬時狀態可區分為充電模式及放電模式。
當輸出電壓Vout等于參考電壓Vref,則電壓緩沖器100處于穩態狀態。由于電壓緩沖器100由多個電流鏡(例如,電流鏡123~127、131~135、141~143)所組成,因此電流I2、I5、I6、I8、I9及I10的大小相等,且這些電流的大小為電流I7的二分之一大小;而電流I1、I3、I4、I14、I13及I12的大小相等,且這些電流的大小為電流I11的二分之一大小。控制電流IC1、IC2的大小趨近零,以使輸出級電路110提供穩定的輸出電壓Vout。
當輸出電壓Vout下降至小于參考電壓Vref,例如電壓緩沖器100對負載進行充電時,則電壓緩沖器100會運作于充電模式。因為經過晶體管M1的電流為固定值,而且輸出電壓Vout小于參考電壓Vref,所以差動放大電路121所提供的電流I2下降而電流I1增加,電流鏡127隨接收的電流I2下降而使其所提供的電流I5、I6下降,電流鏡123隨接收的電流I1增加而使其所提供的電流I3增加,且電流鏡125隨接收的電流I3增加而使其所提 供電流I4增加。此外,由于電流I5下降且電流I4增加,則節點N1的電壓電平下降,使得運算放大電路120提供低電壓電平(例如,0伏特)的控制信號SC1至輸出控制電路130、140。
輸出控制電路130中的晶體管M11依據控制信號SC1而截止,因此關閉輸出控制電路130的正反饋回路。而輸出控制電路140的晶體管M19依據控制信號SC1而導通,因此開啟輸出控制電路140的正反饋回路。由于晶體管M20為運算放大電路120中電流鏡123的一部分,因此當電流I1增加時,則電流I14亦增加。由于晶體管M19導通,則電流I11亦隨電流I14的增加及控制信號SC1的電壓下降而增加。電流鏡141隨接收的電流I11增加而使其所提供的電流I12及控制電流IC2增加,且電流鏡143隨接收的電流I12增加而使其所提供電流I13增加。由于電流I13、I14皆增加,則電流I11會再次增加,此時電流鏡141及143形成正反饋回路,電流I11~I14及控制電流IC2會因而快速增加。
由于晶體管M11的截止,輸出控制電路130所提供的控制電流IC1會快速降低至零。而控制電流IC2依據前述正反饋回路而快速增加,以使得輸出級電路110將節點N2、N3的電壓電平快速拉低至接地電壓,進而使晶體管M26快速增加電流I19而增加輸出電壓Vout,其中當控制電流IC2與控制電流IC1的大小相差越大時,輸出級電路110所提供的輸出電壓Vout的增加速度也越大。當輸出電壓Vout增加至參考電壓Vref時,電壓緩沖器100會返回穩態狀態,輸出級電路110、運算放大電路120、輸出控制電路130及140的電流亦恢復至穩態狀態中的電流大小,請參照上述穩態狀態中各電流值的說明,于此不再贅述。
由此,當輸出電壓Vout小于參考電壓Vref時,電壓緩沖器100可快速增加輸出電壓Vout,以使輸出電壓Vout快速恢復至等于參考電壓Vref。電壓緩沖器100便能快速反應于輸出電壓Vout的下降而調升輸出電壓Vout,而更有效率地提供穩定的輸出電壓Vout。
當輸出電壓Vout上升至大于參考電壓Vref,例如電壓緩沖器100對負載進行放電時,則電壓緩沖器100會運作于放電模式。因為經過晶體管M1的電流為固定值,而且輸出電壓Vout大于參考電壓Vref,所以差動放大電路121所提供的電流I2增加而電流I1下降,電流鏡127隨接收的電流I2 增加而使其所提供的電流I5、I6增加,電流鏡123隨接收的電流I1下降而使其所提供的電流I3下降,且電流鏡125隨接收的電流I3下降而使其所提供電流I4下降。此外,由于電流I5增加且電流I4下降,則節點N1的電壓電平上升,使得運算放大電路120提供高電壓電平的控制信號SC1至輸出控制電路130、140。
輸出控制電路130中的晶體管M11依據控制信號SC1而導通,因此開啟輸出控制電路130的正反饋回路。而輸出控制電路140的晶體管M19依據控制信號SC1而截止,因此關閉輸出控制電路130的正反饋回路。電流鏡131隨接收的電流I6增加而使其所提供的電流I8增加,且由于晶體管M11導通,則電流17亦隨電流I8增加及控制信號SC1的電壓上升而增加。電流鏡135隨接收的電流I7增加而使其所提供的電流I10及控制電流IC1增加,且電流鏡133隨接收的電流I10增加而使其所提供電流I9增加。由于電流I8、I9皆增加,則電流I7會再次增加,此時電流鏡133及135形成正反饋回路,電流I7、I9、I10及控制電流IC1會因而快速增加。
由于晶體管M19的截止,輸出控制電路140所提供的控制電流IC2會快速降低至零。而控制電流IC1依據前述正反饋回路而快速增加,以使得輸出級電路110將節點N2、N3的電壓電平快速拉高至系統高電壓,進而使晶體管M27快速增加電流I20而降低輸出電壓Vout,其中當控制電流IC1與控制電流IC2的大小相差越大時,輸出級電路110所提供的輸出電壓Vout的下降速度也越大。當輸出電壓Vout降低至參考電壓Vref時,電壓緩沖器100會返回穩態狀態,輸出級電路110、運算放大電路120、輸出控制電路130及140的電流亦恢復至穩態狀態中的電流大小,請參照上述穩態狀態中各電流值的說明,于此不再贅述。
由此,當輸出電壓Vout大于參考電壓Vref時,電壓緩沖器100可快速降低輸出電壓Vout,以使輸出電壓Vout快速恢復至等于參考電壓Vref。電壓緩沖器100便能快速反應于輸出電壓Vout的上升而調降輸出電壓Vout,而更有效率地提供穩定的輸出電壓Vout。
電壓緩沖器100也算是一個放大器,電組R和電容C的作用是補償電壓緩沖器100的相位邊際(phase margin),以提高電壓緩沖器100的穩定度。
綜上所述,本發明的電壓緩沖器可依據輸出電壓與參考電壓的相差關 系,分別以兩個輸出控制電路中多個電流鏡所組成的正反饋回路來快速調整輸出電壓,以使得輸出電壓快速恢復至參考電壓的電壓電平。由此,本發明的電壓緩沖器便能應用于源極驅動器的共享電壓緩沖器或任何其它需要供應穩定電壓的電路,以因應電壓緩沖器無法快速恢復輸出電壓的問題。
雖然本發明已以實施例揭露如上,然其并非用以限定本發明,任何本技術領域普通技術人員,在不脫離本發明的精神和范圍內,當可作些許的更動與潤飾,故本發明的保護范圍當視后附的權利要求所限定者為準。

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