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摘要
申請專利號:

CN201480014340.8

申請日:

2014.03.12

公開號:

CN105191141A

公開日:

2015.12.23

當前法律狀態:

授權

有效性:

有權

法律詳情: 授權|||實質審查的生效IPC(主分類):H03L 7/08申請日:20140312|||公開
IPC分類號: H03L7/08; G04F10/00 主分類號: H03L7/08
申請人: 高通股份有限公司
發明人: Y·唐; B·孫
地址: 美國加利福尼亞州
優先權: 2013.03.15 US 13/842,481
專利代理機構: 上海專利商標事務所有限公司 31100 代理人: 蔡悅
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法律狀態
申請(專利)號:

CN201480014340.8

授權公告號:

||||||

法律狀態公告日:

2018.06.19|||2016.01.20|||2015.12.23

法律狀態類型:

授權|||實質審查的生效|||公開

摘要

時間-數字轉換器將參考時鐘信號和振蕩信號的跳變時間之間的差轉換成數字信號,該數字信號的值與這一跳變定時差成比例。時間-數字轉換器包括邊沿檢測器、時間-電壓轉換器、以及模數轉換器。邊沿檢測器被適配成檢測參考時鐘信號的每個周期期間振蕩信號的最靠近參考時鐘信號的邊沿的邊沿(跳變)。時間-電壓轉換器被適配成生成與振蕩信號的檢測到的邊沿和參考時鐘信號的邊沿之間時間上的差成比例的模擬信號。模數轉換器被適配成將模擬信號轉換成數字信號,該數字信號的值與振蕩信號的檢測到的邊沿和參考時鐘信號的邊沿的出現之間的差成比例。

權利要求書

權利要求書
1.  一種時間-數字轉換器,包括:
響應于第一和第二信號的邊沿檢測器,所述第二信號在所述第一信號的每一個周期期間包括多個邊沿,所述邊沿檢測器被適配成檢測在所述第一信號的每一個周期期間所述第二信號的最接近于所述第一信號的邊沿的邊沿;
時間-電壓轉換器,所述時間-電壓轉換器被適配成生成與所述第二信號的檢測到的邊沿和所述第一信號的邊沿之間在時間上的差成比例的電壓,其中所述時間-數字轉換器具有適配成響應于重置信號被充電至預定電壓電平的第一和第二差分輸出,其中響應于第一時段期間第一信號的邊沿形成所述第一差分輸出和第一供電電壓之間的第一導電路徑,并且響應于第二時段期間第二信號的檢測到的邊沿形成所述第二差分輸出和所述第一供電電壓之間的第二導電路徑,所述第一和第二時段不重疊;以及
模數轉換器,所述模數轉換器適配成將所述第一和第二差分輸出的電壓的差數字化。

2.  如權利要求1所述的時間-數字轉換器,其特征在于,所述時間-電壓轉換器進一步包括:
第一和第二晶體管,所述第一和第二晶體管適配成提供所述第一差分輸出和所述第一供電電壓之間的所述第一導電路徑;以及
第三和第四晶體管,所述第三和第四晶體管適配成提供所述第二差分輸出和所述第一供電電壓之間的所述第二導電路徑。

3.  如權利要求2所述的時間-數字轉換器,其特征在于,所述時間-電壓轉換器進一步包括:
第五晶體管,所述第五晶體管適配成將所述第一差分輸出充電至預定電壓電平;以及
第六晶體管,所述第六晶體管適配成將所述第二差分輸出充電至所述預定電壓電平,其中所述預定電壓電平是第二供電電壓。

4.  如權利要求3所述的時間-數字轉換器,其特征在于,所述第五和第六晶體管是NMOS晶體管,并且其中所述第二供電電壓小于所述第一供電電壓。

5.  如權利要求4所述的時間-數字轉換器,其特征在于,進一步包括:
第一多個電容器,所述第一多個電容器中的每一個電容器被適配成響應于第一多個信號中的不同信號而被耦合在所述第一差分輸出和所述第二供電電壓之間;以及
第二多個電容器,所述第二多個電容器中的每一個電容器被適配成響應于第二多個信號中的不同信號而被耦合在所述第二差分輸出和所述第二供電電壓之間。

6.  如權利要求5所述的時間-數字轉換器,其特征在于,所述模數轉換器是逐次逼近寄存器(SAR)模數轉換器,并且其中所述第一和第二多個電容器為所述模數轉換器執行采樣和保持操作。

7.  如權利要求6所述的時間-數字轉換器,其特征在于,所述模數轉換器進一步包括適配成生成所述第一和第二多個信號的控制邏輯。

8.  如權利要求7所述的時間-數字轉換器,其特征在于,所述模數轉換器進一步包括比較器,所述比較器適配成比較所述時間-電壓轉換器的所述第一和第二差分輸出的電壓,并將比較信號供應給所述控制邏輯。

9.  如權利要求8所述的時間-數字轉換器,其特征在于,所述邊沿檢測器包括多個緩沖器和多個可變電容器,其中通過改變所述多個可變電容器的子集的電容來將跨所述多個緩沖器的子集中的每一個緩沖器的延遲調整為所述第二信號的周期的預定分數。

10.  如權利要求8所述的時間-數字轉換器,其特征在于,所述邊沿檢測器進一步包括多個觸發器,所述多個觸發器具有由所述多個緩沖器的多個輸出信號驅動的多個時鐘輸入端。

11.  一種用于將第一信號和第二信號的跳變時間之間的差轉換成數字信號的方法,在所述第一信號的每一個周期期間,所述第二信號包括多個跳變,所述方法包括:
在所述第一信號的每個周期期間,檢測所述第二信號的在時間上最接近于所述第一信號的跳變的跳變;
將第一和第二差分輸出充電至第一供電電壓;
響應于第一時段期間所述第一信號的跳變,在所述第一差分輸出和第二供電電壓之間形成第一導電路徑;
響應于第二時段期間所述第二信號的檢測到的邊沿,在所述第二差分輸出和所述第二供電電壓之間形成第二導電路徑,所述第一和第二時段不重疊;
生成與所述第二信號的檢測到的跳變和所述第一信號的跳變在時間上的差成比例的電壓;以及
將所述電壓數字化。

12.  如權利要求11所述的方法,其特征在于,進一步包括:
經由第一和第二晶體管形成所述第一導電路徑;以及
經由第三和第四晶體管形成所述第二導電路徑。

13.  如權利要求12所述的方法,其特征在于,進一步包括:
經由第五晶體管將所述第一差分輸出充電至所述第一供電電壓;以及
經由第六晶體管將所述第二差分輸出充電至所述第一供電電壓。

14.  如權利要求13所述的方法,其特征在于,所述第五和第六晶體管是NMOS晶體管,并且其中所述第二供電電壓大于所述第一供電電壓。

15.  如權利要求14所述的方法,其特征在于,進一步包括:
形成第一多個電容器,所述第一多個電容器中的每一個電容器被適配成響應于第一多個信號中的不同信號而被耦合在所述第一差分輸出和所述第二供電電壓 之間;以及
形成第二多個電容器,所述第二多個電容器中的每一個電容器被適配成響應于第二多個信號中的不同信號而被耦合在所述第二差分輸出和所述第二供電電壓之間。

16.  如權利要求15所述的方法,其特征在于,進一步包括:
使用逐次逼近寄存器(SAR)模數轉換器對所述第一和第二差分輸出的電壓的差進行數字化;以及
使用所述第一和第二多個電容器來執行采樣和保持操作。

17.  如權利要求16所述的方法,其特征在于,進一步包括:
使用設置在所述SAR模數轉換器中的控制邏輯來生成所述第一和第二多個信號。

18.  如權利要求17所述的方法,其特征在于,進一步包括:
比較所述第一和第二差分輸出的電壓以生成比較信號;以及
將所述比較信號遞送給所述控制邏輯。

19.  如權利要求18所述的方法,其特征在于,進一步包括:
形成串聯的多個緩沖器;
將多個可變電容器設置在所述多個緩沖器的輸出處;
將所述第一信號施加給所述多個緩沖器中的第一個緩沖器的輸入;以及
改變所述多個可變電容器的電容,使得跨所述多個緩沖器的子集中的每一個緩沖器的延遲被調整成所述第二信號的周期的預定分數。

20.  如權利要求19所述的方法,其特征在于,進一步包括:
通過使用具有由所述多個緩沖器的多個輸出信號驅動的多個時鐘輸入端的多個觸發器來檢測所述第二信號的在時間上最接近所述第一信號的跳變的跳變。

21.  一種包括指令的非瞬態計算機可讀存儲介質,所述指令被配置成將第一信號和第二信號的跳變時間之間的差轉換成時間,所述第二信號在所述第一信號的每個周期期間包括多個跳變,所述指令在由處理器執行時致使所述處理器:
在所述第一信號的每個周期期間,檢測所述第二信號的在時間上最接近于所述第一信號的跳變的跳變;
將第一和第二差分輸出充電至第一供電電壓;
響應于第一時段期間所述第一信號的跳變,在所述第一差分輸出和第二供電電壓之間形成第一導電路徑;
響應于第二時段期間所述第二信號的檢測到的邊沿,在所述第二差分輸出和所述第二供電電壓之間形成第二導電路徑,所述第一和第二時段不重疊;
生成與所述第二信號的檢測到的跳變和所述第一信號的跳變在時間上的差成比例的電壓;以及
將所述第一和第二差分輸出的電壓的差數字化。

22.  如權利要求21所述的非瞬態計算機可讀存儲介質,其特征在于,所述指令進一步致使所述處理器:
經由第一和第二晶體管形成所述第一導電路徑;以及
經由第三和第四晶體管形成所述第二導電路徑。

23.  如權利要求22所述的非瞬態計算機可讀存儲介質,其特征在于,所述指令進一步致使所述處理器:
經由第五晶體管將所述第一差分輸出充電至所述第一供電電壓;以及
經由第六晶體管將所述第二差分輸出充電至所述第一供電電壓。

24.  如權利要求23所述的非瞬態計算機可讀存儲介質,其特征在于,所述第五和第六晶體管是NMOS晶體管,并且其中所述第二供電電壓大于所述第一供電電壓。

25.  如權利要求24所述的非瞬態計算機可讀存儲介質,其特征在于,所述 指令進一步致使所述處理器:
形成第一多個電容器,所述第一多個電容器中的每一個電容器被適配成響應于第一多個信號中的不同信號而被耦合在所述第一差分輸出和所述第二供電電壓之間;以及
形成第二多個電容器,所述第二多個電容器中的每一個電容器被適配成響應于第二多個信號中的不同信號而被耦合在所述第二差分輸出和所述第二供電電壓之間。

26.  如權利要求25所述的非瞬態計算機可讀存儲介質,其特征在于,所述指令進一步致使所述處理器:
使用逐次逼近寄存器(SAR)模數轉換器對所述第一和第二差分輸出的電壓的差進行數字化;
使用所述第一和第二多個電容器來執行采樣和保持操作。

27.  如權利要求26所述的非瞬態計算機可讀存儲介質,其特征在于,所述指令進一步致使所述處理器:
使用設置在所述SAR模數轉換器中的控制邏輯來生成所述第一和第二多個信號。

28.  如權利要求27所述的非瞬態計算機可讀存儲介質,其特征在于,所述指令進一步致使所述處理器:
比較所述第一和第二差分輸出的電壓以生成比較信號;以及
將所述比較信號遞送給所述控制邏輯。

29.  如權利要求28所述的非瞬態計算機可讀存儲介質,其特征在于,所述指令進一步致使所述處理器:
形成串聯的多個緩沖器;
將多個可變電容器設置在所述多個緩沖器的輸出處;
將所述第一信號施加給所述多個緩沖器中的第一個緩沖器的輸入;以及
改變所述多個可變電容器的電容,使得跨所述多個緩沖器的子集中的每一個緩沖器的延遲被調整成所述第二信號的周期的預定分數。

30.  如權利要求29所述的非瞬態計算機可讀存儲介質,其特征在于,所述指令進一步致使所述處理器:
通過使用具有由所述多個緩沖器的多個輸出信號驅動的多個時鐘輸入端的多個觸發器來檢測所述第二信號的在時間上最接近所述第一信號的跳變的跳變。

31.  一種用于將第一信號和第二信號的跳變時間之間的差轉換成時間的時間-數字轉換器,在所述第一信號的每一個周期期間,所述第二信號包括多個跳變,所述時間-數字轉換器包括:
用于在所述第一信號的每個周期期間,檢測所述第二信號的在時間上最接近于所述第一信號的跳變的跳變的裝置;
用于將第一和第二差分輸出充電至第一供電電壓的裝置;
用于響應于第一時段期間所述第一信號的跳變,在所述第一差分輸出和第二供電電壓之間形成第一導電路徑的裝置;
用于響應于第二時段期間所述第二信號的檢測到的邊沿,在所述第二差分輸出和所述第二供電電壓之間形成第二導電路徑的裝置,所述第一和第二時段不重疊;
用于生成與所述第二信號的檢測到的跳變和所述第一信號的跳變在時間上的差成比例的電壓的裝置;以及
用于將所述第一和第二差分輸出的電壓的差數字化的裝置。

32.  如權利要求31所述的時間-數字轉換器,其特征在于,進一步包括:
用于經由第一和第二晶體管形成所述第一導電路徑的裝置;以及
用于經由第三和第四晶體管形成所述第二導電路徑的裝置。

33.  如權利要求32所述的時間-數字轉換器,其特征在于,進一步包括:
用于經由第五晶體管將所述第一差分輸出充電至所述第一供電電壓的裝置;以及
用于經由第六晶體管將所述第二差分輸出充電至所述第一供電電壓的裝置。

34.  如權利要求33所述的時間-數字轉換器,其特征在于,所述第五和第六晶體管是NMOS晶體管,并且其中所述第二供電電壓大于所述第一供電電壓。

35.  如權利要求34所述的時間-數字轉換器,其特征在于,進一步包括:
第一多個電容器,所述第一多個電容器中的每一個電容器被適配成響應于第一多個信號中的不同信號而被耦合在所述第一差分輸出和所述第二供電電壓之間;以及
第二多個電容器,所述第二多個電容器中的每一個電容器被適配成響應于第二多個信號中的不同信號而被耦合在所述第二差分輸出和所述第二供電電壓之間。

36.  如權利要求35所述的時間-數字轉換器,其特征在于,所述用于將所述第一和第二差分輸出的電壓的差數字化的裝置是逐次逼近寄存器(SAR)模數轉換器,其中所述時間-數字轉換器進一步包括:
用于使用所述第一和第二多個電容器來執行采樣和保持操作的裝置。

37.  如權利要求36所述的時間-數字轉換器,其特征在于,所述用于生成第一和第二多個信號的裝置是設置在所述SAR模數轉換器中的控制邏輯。

38.  如權利要求37所述的時間-數字轉換器,其特征在于,進一步包括:
用于比較所述第一和第二差分輸出的電壓以生成比較信號的裝置;以及
用于將所述比較信號遞送給所述控制邏輯的裝置。

39.  如權利要求38所述的時間-數字轉換器,其特征在于,進一步包括:
串聯的多個緩沖器;
多個可變電容器,每個可變電容器耦合到多個緩沖器中的不同緩沖器的輸出;以及
用于改變所述多個可變電容器的電容的裝置,使得跨所述多個緩沖器的子集 中的每一個緩沖器的延遲是所述第二信號的周期的預定分數。

40.  如權利要求39所述的時間-數字轉換器,其特征在于,所述用于檢測所述第二信號的在時間上最接近所述第一信號的跳變的跳變的裝置包括具有由所述多個緩沖器的多個輸出信號驅動的多個時鐘輸入端的多個觸發器。

41.  一種數字控制鎖定環路,包括
檢測器,所述檢測器被適配成檢測控制信號和環路信號之間的差以生成誤差信號;
環路濾波器,所述環路濾波器被適配成濾除來自所述誤差信號中的噪聲的高頻分量;
數控振蕩器,所述數控振蕩器被適配成響應于經濾波的誤差信號來生成振蕩信號;以及
時間-數字轉換器,包括:
響應于參考時鐘信號和所述振蕩信號的邊沿檢測器,所述振蕩信號在所述參考時鐘信號的每一個周期期間包括多個邊沿,所述邊沿檢測器被適配成檢測在所述參考時鐘信號的每一個周期期間所述第二信號的最接近于所述參考時鐘信號的邊沿的邊沿;
時間-電壓轉換器,所述時間-電壓轉換器被適配成生成與所述振蕩信號的檢測到的邊沿和所述參考時鐘信號的邊沿之間在時間上的差成比例的電壓;以及
模數轉換器,所述模數轉換器被適配成將所述時間-數字轉換器生成的電壓數字化,經數字化的電壓定義所述環路信號。

42.  如權利要求41的數字控制鎖定環路,其特征在于,所述時間-電壓轉換器進一步包括:
第一和第二晶體管,所述第一和第二晶體管被適配成提供所述時間-電壓轉換器的第一差分輸出和第一供電電壓之間的第一導電路徑;以及
第三和第四晶體管,所述第三和第四晶體管被適配成提供所述時間-電壓轉換器的第二差分輸出和所述第一供電電壓之間的第二導電路徑。

43.  如權利要求42的數字控制鎖定環路,其特征在于,所述時間-電壓轉換器進一步包括:
第五晶體管,所述第五晶體管適配成將所述第一差分輸出重置至第二供電電壓;以及
第六晶體管,所述第六晶體管適配成將所述第二差分輸出重置至所述第二供電電壓。

44.  如權利要求43所述的數字控制鎖定環路,其特征在于,所述第五和第六晶體管是NMOS晶體管,并且其中所述第二供電電壓小于所述第一供電電壓。

45.  如權利要求44所述的數字控制鎖定環路,其特征在于,進一步包括:
第一多個電容器,所述第一多個電容器中的每一個電容器被適配成響應于第一多個信號中的不同信號而被耦合在所述第一差分輸出和所述第二供電電壓之間;以及
第二多個電容器,所述第二多個電容器中的每一個電容器被適配成響應于第二多個信號中的不同信號而被耦合在所述第二差分輸出和所述第二供電電壓之間。

46.  如權利要求45所述的數字控制鎖定環路,其特征在于,所述模數轉換器是逐次逼近寄存器(SAR)模數轉換器,并且其中所述第一和第二多個電容器為所述模數轉換器執行采樣和保持操作。

47.  如權利要求46所述的數字控制鎖定環路,其特征在于,所述模數轉換器進一步包括適配成生成所述第一和第二多個信號的控制邏輯。

48.  如權利要求47所述的數字控制鎖定環路,其特征在于,所述模數轉換器進一步包括比較器,所述比較器適配成比較所述時間-電壓轉換器的所述第一和第二差分輸出的電壓,并將比較信號供應給所述控制邏輯。

49.  如權利要求48所述的數字控制鎖定環路,其特征在于,所述邊沿檢測器包括多個緩沖器和多個可變電容器,其中跨所述多個緩沖器的每一個緩沖器的延遲是所述振蕩信號的周期的預定分數。

50.  如權利要求49所述的數字控制鎖定環路,其特征在于,所述邊沿檢測器進一步包括多個觸發器,所述多個觸發器具有由所述多個緩沖器的多個輸出信號驅動的多個時鐘輸入端。

51.  一種將振蕩信號鎖定到參考時鐘信號的方法,所述振蕩信號在所述參考時鐘信號的每個周期期間包括多個跳變,所述方法包括:
檢測控制信號和環路信號之間的差以生成誤差信號;
濾除來自所述誤差信號中的高頻分量;
響應于經濾波的誤差信號來生成所述振蕩信號;
在所述參考信號的每個周期期間,檢測所述振蕩信號的在時間上最接近于所述參考時鐘信號的跳變的跳變;
將第一和第二差分輸出充電至第一供電電壓;
響應于第一時段期間所述參考時鐘信號的跳變,在所述第一差分輸出和第二供電電壓之間形成第一導電路徑;
響應于第二時段期間所述振蕩信號的檢測到的邊沿,在所述第二差分輸出和所述第二供電電壓之間形成第二導電路徑,所述第一和第二時段不重疊;
生成與所述振蕩信號的檢測到的跳變和所述參考時鐘信號的跳變在時間上的差成比例的電壓;以及
將所述電壓數字化,經數字化的電壓定義所述環路信號。

52.  如權利要求51所述的方法,其特征在于,進一步包括:
經由第一和第二晶體管形成所述第一導電路徑;以及
經由第三和第四晶體管形成所述第二導電路徑。

53.  如權利要求52所述的方法,其特征在于,進一步包括:
經由第五晶體管將所述第一差分輸出重置成所述第一供電電壓;以及
經由第六晶體管將所述第二差分輸出重置成所述第一供電電壓。

54.  如權利要求53所述的方法,其特征在于,所述第五和第六晶體管是NMOS晶體管,并且其中所述第二供電電壓大于所述第一供電電壓。

55.  如權利要求54所述的方法,其特征在于,進一步包括:
形成第一多個電容器,所述第一多個電容器中的每一個電容器被適配成響應于第一多個信號中的不同信號而被耦合在所述第一差分輸出和所述第二供電電壓之間;以及
形成第二多個電容器,所述第二多個電容器中的每一個電容器被適配成響應于第二多個信號中的不同信號而被耦合在所述第二差分輸出和所述第二供電電壓之間。

56.  如權利要求55所述的方法,其特征在于,進一步包括:
使用逐次逼近寄存器(SAR)模數轉換器對所述第一和第二差分輸出的電壓的差進行數字化;
使用所述第一和第二多個電容器來執行采樣和保持操作。

57.  如權利要求56所述的方法,其特征在于,進一步包括:
使用設置在所述SAR模數轉換器中的控制邏輯來生成所述第一和第二多個信號。

58.  如權利要求57所述的方法,其特征在于,進一步包括:
比較所述第一和第二差分輸出的電壓以生成比較信號;以及
將所述比較信號遞送給所述控制邏輯。

59.  如權利要求58所述的方法,其特征在于,進一步包括:
形成串聯的多個緩沖器;
將多個可變電容器設置在所述多個緩沖器的輸出處;
將所述參考時鐘信號施加給所述多個緩沖器中的第一個緩沖器的輸入;以及
改變所述多個可變電容器的電容,使得跨所述多個緩沖器的子集中的每一個緩沖器的延遲是所述振蕩信號的周期的預定分數。

60.  如權利要求59所述的方法,其特征在于,進一步包括:
通過使用具有由所述多個緩沖器的多個輸出信號驅動的多個時鐘輸入端的多個觸發器來檢測所述振蕩信號的在時間上最接近所述參考時鐘信號的跳變的跳變。

61.  一種包括指令的非瞬態計算機可讀存儲介質,所述指令被配置成將振蕩信號鎖定到參考時鐘信號,所述振蕩信號在所述參考時鐘信號的每個周期期間包括多個跳變,所述指令在由處理器執行時指示所述處理器:
檢測控制信號和環路信號之間的差以生成誤差信號;
濾除來自所述誤差信號中的高頻分量;
響應于經濾波的相位誤差信號生成所述振蕩信號;
在所述參考時鐘信號的每個周期期間,檢測所述振蕩信號的在時間上最接近于所述參考時鐘信號的跳變的跳變;
將第一和第二差分輸出充電至第一供電電壓;
響應于第一時段期間所述參考信號的跳變,在所述第一差分輸出和第二供電電壓之間形成第一導電路徑;
響應于第二時段期間所述振蕩信號的檢測到的邊沿,在所述第二差分輸出和所述第二供電電壓之間形成第二導電路徑,所述第一和第二時段不重疊;
生成與所述振蕩信號的檢測到的跳變和所述參考時鐘信號的跳變在時間上的差成比例的電壓;以及
將所述第一和第二差分輸出的電壓的差數字化,經數字化的差定義所述環路信號。

62.  如權利要求61所述的非瞬態計算機可讀存儲介質,其特征在于,所述指令進一步致使所述處理器:
經由第一和第二晶體管形成所述第一導電路徑;以及
經由第三和第四晶體管形成所述第二導電路徑。

63.  如權利要求62所述的非瞬態計算機可讀存儲介質,其特征在于,所述指令進一步致使所述處理器:
經由第五晶體管將所述第一差分輸出重置成所述第一供電電壓;以及
經由第六晶體管將所述第二差分輸出重置成所述第一供電電壓。

64.  如權利要求63所述的非瞬態計算機可讀存儲介質,其特征在于,所述第五和第六晶體管是NMOS晶體管,并且其中所述第二供電電壓大于所述第一供電電壓。

65.  如權利要求64所述的非瞬態計算機可讀存儲介質,其特征在于,所述指令進一步致使所述處理器:
形成第一多個電容器,所述第一多個電容器中的每一個電容器被適配成響應于第一多個信號中的不同信號而被耦合在所述第一差分輸出和所述第二供電電壓之間;以及
形成第二多個電容器,所述第二多個電容器中的每一個電容器被適配成響應于第二多個信號中的不同信號而被耦合在所述第二差分輸出和所述第二供電電壓之間。

66.  如權利要求65所述的非瞬態計算機可讀存儲介質,其特征在于,所述指令進一步致使所述處理器:
使用逐次逼近寄存器(SAR)模數轉換器對所述第一和第二差分輸出的電壓的差進行數字化;
使用所述第一和第二多個電容器來執行采樣和保持操作。

67.  如權利要求66所述的非瞬態計算機可讀存儲介質,其特征在于,所述指令進一步致使所述處理器:
使用設置在所述SAR模數轉換器中的控制邏輯來生成所述第一和第二多個信號。

68.  如權利要求67所述的非瞬態計算機可讀存儲介質,其特征在于,所述指令進一步致使所述處理器:
比較所述第一和第二差分輸出的電壓以生成比較信號;以及
將所述比較信號遞送給所述控制邏輯。

69.  如權利要求68所述的非瞬態計算機可讀存儲介質,其特征在于,所述指令進一步致使所述處理器:
形成串聯的多個緩沖器;
將多個可變電容器設置在所述多個緩沖器的輸出處;以及
將所述第一參考時鐘信號施加給所述多個緩沖器中的第一個緩沖器的輸入;以及
改變所述多個可變電容器的電容,使得跨所述多個緩沖器的子集中的每一個緩沖器的延遲是所述振蕩信號的周期的預定分數。

70.  如權利要求69所述的非瞬態計算機可讀存儲介質,其特征在于,所述指令進一步致使所述處理器:
通過使用具有由所述多個緩沖器的多個輸出信號驅動的多個時鐘輸入端的多個觸發器來檢測所述振蕩信號的在時間上最接近所述參考時鐘信號的跳變的跳變。

71.  一種數字控制鎖定環路,包括
用于檢測控制信號和環路信號之間的差以生成誤差信號的裝置;
用于濾除來自所述誤差信號中的噪聲的高頻分量的裝置;
用于響應于經濾波的誤差信號來生成所述振蕩信號的裝置;
用于在所述參考信號的每個周期期間,檢測所述振蕩信號的在時間上最接近于所述參考時鐘信號的跳變的跳變的裝置;
用于將第一和第二差分輸出充電至第一供電電壓的裝置;
用于響應于第一時段期間所述參考時鐘信號的跳變,在所述第一差分輸出和第二供電電壓之間形成第一導電路徑的裝置;
用于響應于第二時段期間所述振蕩信號的檢測到的邊沿,在所述第二差分輸出和所述第二供電電壓之間形成第二導電路徑的裝置,所述第一和第二時段不重疊;
用于生成與所述振蕩信號的檢測到的跳變和所述參考時鐘信號的跳變在時間上的差成比例的電壓的裝置;以及
用于將所述第一和第二差分輸出的電壓的差數字化的裝置,經數字化的差定義所述環路信號。

72.  如權利要求71所述的數字控制鎖定環路,其特征在于,進一步包括:
用于經由第一和第二晶體管形成所述第一導電路徑的裝置;以及
用于經由第三和第四晶體管形成所述第二導電路徑的裝置。

73.  如權利要求71所述的數字控制鎖定環路,其特征在于,進一步包括:
用于經由第五晶體管將所述第一差分輸出重置成所述第一供電電壓的裝置;以及
用于經由第六晶體管將所述第二差分輸出重置成所述第一供電電壓的裝置。

74.  如權利要求73所述的數字控制鎖定環路,其特征在于,所述第五和第六晶體管是NMOS晶體管,并且其中所述第二供電電壓大于所述第一供電電壓。

75.  如權利要求74所述的數字控制鎖定環路,其特征在于,進一步包括:
第一多個電容器,所述第一多個電容器中的每一個電容器被適配成響應于第一多個信號中的不同信號而被耦合在所述第一差分輸出和所述第二供電電壓之間;以及
第二多個電容器,所述第二多個電容器中的每一個電容器被適配成響應于第二多個信號中的不同信號而被耦合在所述第二差分輸出和所述第二供電電壓之間。

76.  如權利要求75所述的數字控制鎖定環路,其特征在于,所述用于將所述第一和第二差分輸出的電壓的差數字化的裝置是逐次逼近寄存器(SAR)模數轉換器,其中所述時間-數字轉換器進一步包括:
用于使用所述第一和第二多個電容器來執行采樣和保持操作的裝置。

77.  如權利要求76所述的數字控制鎖定環路,其特征在于,所述用于生成第一和第二多個信號的裝置是設置在所述SAR模擬數字轉換器中的控制邏輯。

78.  如權利要求77所述的數字控制鎖定環路,其特征在于,進一步包括:
用于比較所述第一和第二差分輸出的電壓以生成比較信號的裝置;以及
用于將所述比較信號遞送給所述控制邏輯的裝置。

79.  如權利要求78所述的數字控制鎖定環路,其特征在于,進一步包括:
串聯的多個緩沖器;
多個可變電容器,每個可變電容器耦合到多個緩沖器中的不同的緩沖器的輸出;以及
用于改變所述多個可變電容器的電容的裝置,使得跨所述多個緩沖器的子集中的每一個緩沖器的延遲是所述振蕩信號的周期的預定分數。

80.   79.如權利要求78所述的數字控制鎖定環路,其特征在于,所述用于檢測所述振蕩信號的在時間上最接近所述參考時鐘信號的跳變的跳變的裝置包括具有由所述多個緩沖器的多個輸出信號驅動的多個時鐘輸入端的多個觸發器。

81.   80.如權利要求78所述的數字控制鎖定環路,其特征在于,所述用于檢測所述振蕩信號的在時間上最接近所述參考時鐘信號的跳變的跳變的裝置包括具有由所述多個緩沖器的多個輸出信號驅動的多個時鐘輸入端的多個觸發器。

說明書

說明書具有嵌入的T2V ADC的混合信號TDC
背景技術
本公開涉及電子電路,尤其涉及時間-數字轉換器。
時間-數字轉換器(TDC)是將兩個信號的跳變時間(transitiontime)之間的差轉換成數字信號的電子電路,該數字信號的值與這一定時差成比例。時間-數字轉換器可被用于鎖相環中用以將參考時鐘信號和振蕩信號的跳變時間之間的差轉換成數字信號,以便將振蕩信號的相位鎖定到時鐘信號的相位。
簡要概述
時間-數字轉換器將參考時鐘信號和振蕩信號的跳變時間之間的差轉換成數字信號,該數字信號的值與這一跳變定時差成比例的。根據本發明的一個實施例,時間-數字轉換器包括邊沿檢測器、時間-電壓轉換器、以及模數轉換器。
邊沿檢測器被適配成檢測參考時鐘信號的每個周期期間振蕩信號的最靠近參考時鐘信號的邊沿的邊沿(跳變)。時間-電壓轉換器被適配成生成模擬信號,該模擬信號的值與振蕩信號的檢測到的邊沿和參考時鐘信號的邊沿的出現之間的差成比例。模數轉換器被適配成將模擬信號轉換成數字信號。
在一個實施例中,時間-數字轉換器具有第一和第二差分輸出,它們響應于重置信號被充電至預定電壓電平。之后,取決于振蕩信號的檢測到的邊沿和參考時鐘信號的邊沿的相對抵達時間,使得差分輸出中的一個差分輸出能夠被充電至更高電壓(或放電至較低電壓),而另一差分輸出維持在相同的預定電壓電平。兩個邊沿的抵達時間之間的時間段越長,電壓增加(或降低)的量就越大。為此,如果參考時鐘信號的邊沿領先振蕩信號的檢測到的邊沿,則經由第一和第二晶體管在第一差分輸出和第一供電電壓之間形成導電路徑。相反,如果參考時鐘信號的邊沿滯后于振蕩信號的檢測到的邊沿,則經由第三和第四晶體管在第二差分輸出和第一供電電壓之間形成導電路徑。
在一個實施例中,時間-數字轉換器的第一差分輸出經由第五晶體管充電 至預定電壓電平,并且時間-數字轉換器的第二差分輸出經由第六晶體管充電至預定電壓電平。預定電壓電平可以是第二供電電壓。
在一個實施例中,所述第五和第六晶體管是NMOS晶體管,并且其中所述第二供電電壓小于所述第一供電電壓。在一個實施例中,時間-數字轉換器進一步部分地包括第一和第二電容器群。所述第一電容器群中的每一個電容器被適配成響應于第一控制信號群中的不同控制信號而被耦合在所述第一差分輸出和所述第二供電電壓之間。類似地,所述第二電容器群中的每一個電容器被適配成響應于第二控制信號群中的不同控制信號而被耦合在所述第二差分輸出和所述第二供電電壓之間。
在一個實施例中,模數轉換器是逐次逼近寄存器(SAR)模數轉換器。在這類實施例中,第一和第二電容器群被用于為SAR模數轉換器執行采樣和保持操作。在這類實施例中,SAR模數轉換器進一步包括適配成生成第一和第二控制信號群的控制邏輯。
在一個實施例中,所述模數轉換器進一步包括比較器,所述比較器適配成比較所述時間-電壓轉換器的所述第一和第二差分輸出的電壓,并將比較信號供應給所述控制邏輯。所述控制邏輯生成所述時間-電壓轉換器的輸出信號。
在一個實施例中,邊沿檢測器包括緩沖器群和可變電容器。通過改變所述可變電容器中的一個或多個可變電容器的電容,跨緩沖器的子集中的每一個緩沖器的延遲被調整成基本等于振蕩信號的周期的預定分數。邊沿檢測器進一步包括觸發器群,所述觸發器群的各時鐘端接收數個緩沖器的輸出信號。
一種用于將參考時鐘信號和振蕩信號的跳變時間之間的差轉換成數字信號的方法,該方法包括,在所述參考時鐘信號的每個周期期間,檢測所述振蕩信號的在時間上最接近于所述參考時鐘信號的跳變的跳變,將第一和第二差分輸出充電至第一供電電壓,響應于所述第一時段期間所述參考時鐘信號的跳變,在所述第一差分輸出和第二供電電壓之間形成第一導電路徑,響應于與所述第一時段不重疊的所述第二時段期間所述振蕩信號的檢測到的邊沿,在所述第二差分輸出和所述第二供電電壓之間形成第二導電路徑,生成與這些跳變時間之間的差成比例的模擬信號,以及將所述模擬信號數字化。
一種數字控制鎖定環路,部分地包括鑒相器、環路濾波器、數控振蕩器、 以及時間-數字轉換器。鑒相器被適配成檢測參考信號的相位和環路信號的相位之間的差以生成相位誤差信號。環路濾波器被適配成濾除來自相位誤差信號中的噪聲的高頻分量。數控振蕩器被適配成響應于經濾波的相位誤差信號生成振蕩信號。時間-數字轉換器將參考時鐘信號和振蕩信號的跳變時間之間的差轉換成表示環路信號的數字信號。
附圖簡述
藉由示例解說了本公開的各方面。在附圖中,類似的參考標號指示類似元件,并且:
圖1是根據本發明的一個示例性實施例的時間-數字轉換器的框圖。
圖2A是根據本發明的一個示例性實施例的時間-數字轉換器的示意圖。
圖2B是與圖2A的時間-電壓轉換器相關聯的數個信號的時序圖。
圖3是根據本發明的另一示例性實施例的圖1的時間-電壓轉換器的示意圖。
圖4是根據本發明的一個示例性實施例的圖1的時間-電壓轉換器的示意圖。
圖5是根據本發明的一個示例性實施例的圖1的模數轉換器的簡化框圖。
圖6A是根據本發明的一個示例性實施例的設置在圖1的邊沿檢測器中的可調整延遲鏈的示意圖。
圖6B是與圖6A的可調整延遲鏈相關聯的數個信號的時序圖。
圖7A是根據本發明的一個示例性實施例的設置在圖1的邊沿檢測器中的邏輯電路的示意圖。
圖7B和7C是與圖6A的邏輯電路相關聯的數個信號的時序圖。
圖8是根據本發明的一個示例性實施例的實施時間-數字轉換器的數字鎖相環的框圖。
圖9示出了根據本發明的一個實施例的將一對信號的跳變時間之間的差轉換成數字電壓的流程圖。
詳細描述
現在將關于附圖來描述若干解說性實施例,這些附圖形成本文的一部分。盡管以下描述了其中可實現本公開的一個或多個方面的特定實施例,但可以使用其它實施例并且可作出各種修改而不會脫離本公開的范圍。
圖1是根據本發明的一個示例性實施例的時間-數字轉換器(TDC)50的框圖。TDC50被示為部分地包括邊沿檢測器100、時間-電壓轉換器(T2V)150、以及模數轉換器(ADC)300。
邊沿檢測器100被適配為接收振蕩信號DCO10,以及具有比信號DCO10更長時間周期的參考時鐘信號FREF12。因此,在信號FREF12的每個周期期間,在信號DCO10上出現多次跳變(邊沿)。在一個實施例中,在信號FREF12的每個周期期間,邊沿檢測器100濾除所有DCO10的信號邊沿,除了在該周期中在時間上最靠近信號FREF12上升沿(或下降沿)的那個DCO10上升沿(或下降沿)。被檢測為在時間上最靠近信號FREF12的上升沿(或下降沿)的DCO10信號邊沿被作為輸出信號CKV14來供應。信號FREF12的對應邊沿由邊沿檢測器100作為輸出信號REF16來供應。在另一實施例中,在信號FREF12的每個周期期間,邊沿檢測器100可檢測第二靠近FREF12信號邊沿的DCO10邊沿。在又一其它實施例中,在每個周期期間,邊沿檢測器100檢測滿足與FREF12邊沿的預定關系的DCO10邊沿。在所有這些實施例中,檢測到的DCO10邊沿被作為輸出信號CKV14來供應。
T2V轉換器150被適配成生成與信號CKV14和REF16的跳變時間(邊沿)的差成比例的電壓。因此,信號CKV14和REF16的跳變之間的時間差(延遲)越長,跨T2V轉換器150的輸出節點OUT18和OUT_B20生成的差分電壓就越大。信號RESET(重置)26被用于對輸出節點OUT18和OUT_B20的電壓充電至預定電壓電平,如以下進一步描述的。ADC300被適配成將其從輸出節點OUT18、OUT_B20接收的差分電壓轉換成一對差分N位數字信號B[1:N]22和BB[1:N]24。ADC300可以是逐次逼近寄存器(SAR)ADC。
圖2A是根據本發明一個示例性實施例的其中設置了T2V轉換器200的TDC75的示意圖。T2V200(其是圖1的T2V150的一個實施例)被示為包括晶體管202、204、206、212、214、216、電容器220、222、以及反相器208和218。圖2B是與圖2A的T2V轉換器200相關聯的數個信號的時序圖。
同時參考圖2A和2B,信號RESET26分別經由PMOS晶體管202和212將輸出節點OUT18和OUT_B20重置為供電電壓VDD。電容器220、222保留存儲在節點OUT18、OUT_B20處的電荷。在圖2B中,在時段(T0-T1)期間,信號RESET26被示為低,從而致使節點OUT18和OUT_B20被重置為供電電壓VDD。
如果信號REF16的上升沿在信號CKV14的對應上升沿之前抵達,則晶體管214和206導通,從而提供從節點OUT_B20到接地的導電路徑,而節點OUT18處的電壓維持在供電電壓VDD。在圖2B中,信號REF16的上升沿252出現在時間T1,并且信號CKV14的上升沿出現在時間T2。因為T1先于T2出現,在時段(T2-T1)期間,節點OUT_B20被經由晶體管214和206從其高電壓電平VDD放電至較低的電壓電平V1。然而,因為在時段(T2-T1)期間晶體管204維持斷開,因此節點OUT18維持在VDD。節點OUT_B20的電壓電平從VDD到V1的壓降取決于時段(T2-T1)。換言之,信號REF和CKV的對應邊沿的抵達之間的延遲越長,節點OUT_B的電壓電平的壓降就越大。
類似地,如果信號REF16的上升沿在信號CKV14的對應上升沿之后抵達,則晶體管204和216導通,從而提供從節點OUT18到接地的導電路徑,而節點OUT_B20處的電壓維持在VDD。在圖2B中,在時段(T4-T3)期間,重置信號RESET26被示為處于低電平,從而致使節點OUT18和OUT_B20被充電至供電電壓VDD。在重置操作之后,信號REF16的上升沿262被示為在時間T5出現,而信號CKV14的上升沿被示為在時間T4出現。因為T5發生在T4之后,節點OUT18被從VDD放電至較低的電壓電平V2。節點OUT18的電壓電平從VDD到V2的壓降取決于時段(T5-T4)。換言之,信號REF16和CKV14的對應邊沿(即跳變時間)的抵達時間之間的延遲越長,節點OUT18的電壓電平的壓降就越大。如以下進一步闡述的,跨節點OUT18和OUT_B20的差分電壓由模數轉換器轉換成數字信號,模數轉換器的輸出電壓表示TDC的輸出。
圖3是根據本發明的另一示例性實施例的T2V轉換器225的示意圖。T2V225(其是圖1的T2V150的一個實施例)被示為包括晶體管238、240、242、258、260、262、反相器230、232、234、250、252、254、以及電容器236和 256。
T2V225以和T2V轉換器200相同的方式工作,除了在T2V轉換器225中,響應于重置信號RESET16,NMOS晶體管242和262致使輸出節點OUT18和OUT_B20被充電至參考電壓Vref。在這一重置之后,任一個晶體管240、258被導通以形成從節點OUT18到供電電壓Vchg的導電路徑,或者反過來,晶體管260、238被導通以形成從節點OUT_B20到供電電壓Vchg的導電路徑。具體來說,取決于信號REF16和CKV14的上升沿的相對定時,使得節點OUT18或OUT_B20中的一者的電壓能夠從Vref提升,而另一節點的電壓維持在Vref。這一電壓提升的幅度取決于信號CKV14和REF16的對應邊沿的抵達時間之間的差。
如果信號REF16的上升沿在信號CKV14的對應上升沿之前抵達,則晶體管240、258導通以在節點OUT18和供電電壓Vchg之間形成導電路徑。因此,使得節點OUT18的電壓能夠被提升。節點OUT18的電壓電平的提升取決于由信號CKV14和REF16的上升沿的抵達時間之間的差定義的時段。這一差越大,節點OUT18處的電壓提升就越高。由于晶體管260和238在這一時段期間保持截止,因此節點OUT_B20處的電壓維持在電壓Vref。節點OUT18和節點OUT_B20的電壓的差被轉換成數字信號,該數字信號表示TDC的輸出電壓。在一個實施例中,Vref是接地電勢。
類似地,如果信號REF16的上升沿在信號CKV14的對應上升沿之后抵達,則晶體管260、238導通以在節點OUT_B20和供電電壓Vchg之間形成導電路徑。因此,使得節點OUT_B20的電壓能夠被提升。節點OUT_B20的電壓電平的提升取決于由信號CKV14和REF16的上升沿的抵達時間之間的差定義的時段。這一差越大,節點OUT_B20處的電壓提升就越高。由于晶體管240和258在這一時段期間保持截止,因此節點OUT18處的電壓維持在電壓Vref。節點OUT18和節點OUT_B20的電壓的差被轉換成數字信號,該數字信號表示TDC的輸出電壓。
圖4是根據本發明的另一示例性實施例的T2V轉換器250的示意圖。T2V轉換器250(其是圖1的T2V150的一個實施例)類似于T2V轉換器225,除了T2V轉換器250包括第一和第二電容器組280、290,代替電容器244、264。 電容器組280和290是逐次逼近寄存器(SAR)ADC的一部分。因此,在這些實施例中,ADC的電容器組被集成在T2V電路系統內。
電容器組280包括N個電容器282i以及N個開關284i,其中i是從1到N變化的整數。每個電容器282i的第一端耦合到節點OUT18。每個電容器282i的第二端經由相關聯的開關284i耦合到供電電壓Vref,開關284i響應于信號PhiP的N位中的一位而斷開或閉合。換言之,當N位信號PhiP的位i被斷言以便閉合相關聯的開關284i時,電容器282i的第二端接收到電壓Vref。
類似地,電容器組290包括N個電容器292i和N個開關294i。每個電容器292i的第一端耦合到節點OUT_B20。每個電容器292i的第二端經由相關聯的開關294i耦合到供電電壓Vref,開關294i響應于信號PhiN的N位中的一位而斷開或閉合。換言之,當N位信號PhiN的位i被斷言以便閉合相關聯的開關294i時,電容器292i的第二端接收到電壓Vref。如以下進一步描述的,使用ADC將跨電容器組280、290的輸出節點OUT18、OUT_B20的差分電壓轉換成數字信號。
圖5是根據本發明一個示例性實施例的圖1的ADC300的簡化框圖。雖然圖5的ADC300被示為是SARADC,但是可以理解,ADC300可以是任何ADC。ADC300被適配成將跨節點OUT18、OUT_B20供應的差分電壓轉換成N位的數字信號。
ADC300被示為包括比較器310、控制邏輯320、以及以上參照圖4描述的電容器組280、290。電容器組280、290的電容器282i和292i對節點OUT18、OUT_B20的電壓進行采樣,并保持這些電壓供比較器310進行比較。比較器310的輸出是跨比較器的輸出端P、N供應的軌對軌差分電壓。控制邏輯320被適配成將出現在跨比較器310的輸出端P、N的差分電壓數字化以生成一對N位差分信號B[1:N]和BB[1:N],這對差分信號表示TDC的輸出。控制電容器組280、290的開關284i和294i的差分信號PhiP[1:N]和PhiN[1:N]也由控制邏輯320生成。
圖6A和7A一起是根據本發明的一個示例性實施例的圖1的邊沿檢測器100的示意圖。圖6A是適配成生成時鐘信號Fref12的多個相位的可調整延遲鏈450的示意圖。圖7A是適配成生成信號CKV14和REF16的邏輯電路500 的框圖。
如在圖6A中可見,延遲鏈450被示為包括延遲鎖定環440、緩沖器群404、406、408、410、412、414、以及放置在各個緩沖器之間的可變電容器群424、426、428、430、432、434。可使用延遲鎖定環440來改變可變電容器的電容,使得跨在其輸入和輸出端處具有可變電容器的各個緩沖器中的任意緩沖器的延遲是信號DCO10的周期的四分之一。因此,跨緩沖器406、408、410、412和414的延遲是信號DCO10的周期的四分之一。圖6B是信號Fref12和由延遲鏈450生成的延遲信號Fref_d142、Fref_d244、Fref_d346、Fref_d448、Fref_d550和Fref_d652中的每一個延遲信號的時序圖。如所見到的,跨每個緩沖器的延遲是信號DCO10的周期的四分之一。
參照圖7A,邏輯電路500包括觸發器502、506、512、514、反相器504、以及OR(或)門508。在信號FREF12的每個周期期間,邏輯電路500濾除信號DCO10的所有跳變(邊沿),除了被檢測為在時間上最靠近信號FREF12的跳變的DCO10邊沿。這樣檢測到的DCO10邊沿被作為輸出信號CKV14來供應。信號FREF12的對應邊沿被作為輸出信號REF16來供應。
信號Fref_d244和DCO10被分別施加到觸發器502的時鐘和數據輸入端。假設信號DCO10領先信號Fref_d244,如圖7B中所示。相應的,在信號Fref_d244的上升沿上,觸發器502的輸出信號(即信號SYNC_CKV54)作出低到高的跳變(即變為高),進而致使OR門508的輸出(即信號EN58)變高。由于信號EN58和DCO10分別被施加到觸發器512的數據和時鐘輸入端,因此在信號DCO10的下一上升沿,信號CKV14變高。此外,由于信號VDD和Fref_d652分別被施加到觸發器514的數據和時鐘輸入端,因此在信號Fref_d652的下一上升沿,信號REF16變高。此外,由于信號Fref_d244和Fref_d652間隔一個DCO10周期,因此信號REF16在信號DCO10的基本上一個周期之后被斷言。信號SYNC_CKVB56是信號SYNC_CKV54的逆。因此,當信號SYNC_CKV54為高時,在信號Fref_d550的下一上升沿,觸發器506的輸出Q變為低。隨后,當信號SYNC_CKV54變為低時,信號EN也變為低,直到接收到信號Fref_d550的下一跳變。
圖7B是與邏輯塊500相關聯的數個信號的時序圖,此時信號DCO10被 假設在相位上領先信號Fref_d244。信號DCO10和Fref_d244被顯示為分別在時間T1和T2處被斷言,其中T1出現在T2之前。信號SYNC_CKV54和EN58在時間T3和T4處被斷言,反映出跨觸發器502和OR邏輯508的延遲。信號DCO10的下一上升沿出現在時間T5。在時間T6,信號CKV14和REF16被斷言,反映出跨觸發器510和512的延遲。
圖7C是與邏輯塊500相關聯的數個信號的時序圖,此時信號CKV14被假設在相位上滯后于信號Fref_d244。在時間T1,信號DCO10被假設變為低。在時間T2,信號Fref_d244被斷言,從而致使信號SYNC_CKVB56在T3變為高。在時間T4,信號DCO10被顯示為變為高。在時間T6(其是時間T2之后信號DCO10的3/4個周期),信號Fref_d550變為高,從而致使信號EN58在T6變為高。在時間T7(其是時間T2之后信號DCO10的1個周期),信號FREF_d652變為高,進而致使信號REF16在時間T8變為高,其中(T8-T7)反映跨觸發器510的延遲。在時間T9,信號DCO10變為高,進而致使信號CKV14在時間T10變為高,其中(T10-T9)反映跨觸發器512的延遲。因此,在信號FREF12的每個周期期間,生成了兩個信號邊沿(即與信號FREF12相關聯并且被作為信號REF16供應的邊沿)以及被檢測為與信號FREF12的邊沿最接近并且被作為信號CKV14供應的信號DCO10的對應邊沿。信號REF16和CKV14的邊沿之間的時間延遲由時間-電壓轉換器轉換成電壓,之后再由ADC轉換成數字信號,如以上詳細描述的。
圖8是根據本發明的一個實施例的實施TDC的數字鎖相環(PLL)600的框圖。數控振蕩器608生成在參考時鐘信號FREF12的每個周期期間具有多個跳變的DCO10信號。如以上所描述的,TDC50被適配為檢測在時間上最靠近信號FREF12的邊沿的DCO10邊沿,并且作為響應生成差分信號B62,該差分信號的值與這兩個邊沿之間的定時差成比例。
累加器612被適配為針對時鐘的每個周期將DCO10的值遞增1,以便生成信號DCO_INC64。加法器610將TDC50和累加器612的輸出值相加以生成施加到鑒相器604的信號ADD_OUT66。增量求和調制器602(其接收頻率控制字(FCW)70)被適配成提供更精細的PLL頻率分辨率信號FCW_F72,從而避免使用許多個控制位,并且還減少了毛刺的生成。
鑒相器604被適配成檢測加法器610所供應的信號值(即ADD_OUT66)和增量求和調制器602所供應的信號值(即信號FCW_F)之間的差以生成相位誤差信號P_Error74。環路濾波器606是低通濾波器,其被適配成將來自信號P_Error中的噪聲的高頻分量濾除,并且向DCO608供應經濾波的信號FIL_OUT76。數控振蕩器608所生成的振蕩信號DCO10的相位根據其從環路濾波器606接收的經濾波的信號而變化,以便將信號DCO10的相位鎖定到信號FREF12的相位。雖然未示出,可以理解的是,根據本發明的各實施例,TDC可被用在任何其它受控環路電路系統中,諸如頻率鎖定環路、相位/頻率鎖定環路等。
圖9是根據本發明的一個實施例的將第一和第二信號的跳變時間之間的差轉換成數字電壓的流程圖700。為了實現這一目的,在第一信號的每個周期期間,檢測第二信號的在時間上最接近于第一信號的跳變的跳變(702)。將第一和第二差分輸出充電至第一供電電壓(704)。之后,響應于第一時段期間第一信號的跳變,在第一差分輸出和第二供電電壓之間形成第一導電路徑,從而使得第一差分輸出變化(706)。響應于第二時段期間第二信號的檢測到的邊沿,在第二差分輸出和第二供電電壓之間形成第二導電路徑,從而使得第二差分輸出變化(708)。第一和第二時段不重疊。之后,與第二信號的檢測到的跳變和第一信號的跳變在時間上的差成比例的電壓被生成(710)并被數字化(712)。
以上本發明的實施例是解說性而非限定性的。例如,本發明的各實施例不受用來將兩個信號的抵達時間之間的差轉換成數字信號的邊沿檢測器、時間-電壓轉換器、模數轉換器、緩沖器、或觸發器的類型所限。本發明的各實施例不受這些器件布署于其中的設備的類型(無線還是其他方式)所限。雖然本發明的以上各實施例是結合使用差分信號的電路來描述的,但是可以理解,本發明的各實施例通用可等同應用于使用單端信號的電路。本發明的各實施例不受可被用于形成時間-數字轉換器的技術的類型(CMOS、雙極性、BICMOS還是其他方式)所限。鑒于本發明,其他增添、刪減或修改是顯而易見的并且旨在落入所附權利要求的范圍內。

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