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半導體裝置以及功率變換裝置.pdf

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半導體 裝置 以及 功率 變換
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摘要
申請專利號:

CN201210001137.X

申請日:

2012.01.04

公開號:

CN102593167B

公開日:

2015.01.28

當前法律狀態:

授權

有效性:

有權

法律詳情: 授權|||專利申請權的轉移IPC(主分類):H01L 29/739變更事項:申請人變更前權利人:株式會社日立制作所變更后權利人:株式會社日立功率半導體變更事項:地址變更前權利人:日本東京都變更后權利人:日本國茨城縣登記生效日:20140714|||實質審查的生效IPC(主分類):H01L 29/739申請日:20120104|||公開
IPC分類號: H01L29/739; H01L21/331; H01L25/07; H02M1/00(2007.01)I 主分類號: H01L29/739
申請人: 株式會社日立功率半導體
發明人: 白石正樹; 森睦宏; 鈴木弘; 渡邊聰
地址: 日本茨城縣
優先權: 2011.01.12 JP 2011-003845
專利代理機構: 中科專利商標代理有限責任公司 11021 代理人: 張寶榮
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法律狀態
申請(專利)號:

CN201210001137.X

授權公告號:

102593167B|||||||||

法律狀態公告日:

2015.01.28|||2014.08.06|||2012.09.19|||2012.07.18

法律狀態類型:

授權|||專利申請權、專利權的轉移|||實質審查的生效|||公開

摘要

提供了一種半導體裝置,能夠在保持低損失和高耐壓的同時,提高柵極驅動電路對在導通開關時間段中的dv/dt的控制性。該半導體裝置設置有:第1導電型的第1半導體層(4);在其表面附近形成的第2導電型的第2半導體層(2);與其電連接的第1主電極(11),與第1半導體層(4)鄰接且在與第2半導體層(2)相反側的表面附近形成的第2導電型的第3半導體層(6);在其上部上選擇性地設置的第1導電型的第4半導體層(7);與第3半導體層(6)以及第4半導體層(7)電連接的第2主電極(14);其側面與第4半導體層(7)和第3半導體層(6)接觸且達到第1半導體層(4)的溝槽(17);沿著該側面通過多晶硅的邊壁形成的柵極電極(9);以及在溝槽(17)內離開柵極電極(9)而設置且與第2主電極(14)電連接的多晶硅電極(18)。

權利要求書

1.一種半導體裝置,其特征在于,設置有:
第1導電型的第1半導體層;
在該第1半導體層的表面附近形成的第2導電型的第2半導體層;
與所述第2半導體層電連接的第1主電極;
與所述第1半導體層鄰接,且在與所述第2半導體層相反側的表面附
近形成的第2導電型的第3半導體層;
在該第3半導體層的上部選擇性地設置的第1導電型的第4半導體層;
與所述第3半導體層以及所述第4半導體層電連接的第2主電極;
側面與所述第4半導體層和所述第3半導體層接觸,且到達所述第1
半導體層的溝槽;
沿著該溝槽的所述側面通過多晶硅的邊壁形成的柵極電極;以及
在所述溝槽內離開所述柵極電極而設置,且與所述第2主電極電連接
的多晶硅電極。
2.根據權利要求1所述的半導體裝置,其特征在于,
所述溝槽的寬度被形成為比相鄰的所述溝槽的間隔寬。
3.根據權利要求1或2所述的半導體裝置,其特征在于,
所述多晶硅電極與所述第2主電極通過在所述多晶硅電極上斷續地設
置的第1接觸孔而電連接。
4.根據權利要求1到3任一項所述的半導體裝置,其特征在于,
所述多晶硅電極與所述第1半導體層之間的第1絕緣膜的至少一部分
比所述柵極電極與所述第1半導體層之間的第2絕緣膜厚。
5.根據權利要求4所述的半導體裝置,其特征在于,
在所述多晶硅電極的外周部處的所述第1絕緣膜的厚度與所述柵極電
極和所述第1半導體層之間的所述第2絕緣膜的厚度相等。
6.根據權利要求4所述的半導體裝置,其特征在于,
所述第1絕緣膜通過硅的局部氧化即LOCOS來形成。
7.根據權利要求1到6任一項所述的半導體裝置,其特征在于,
所述多晶硅電極的上表面的高度、與所述第3半導體層或者所述第4
半導體層的上表面的高度大致相等。
8.根據權利要求4所述的半導體裝置,其特征在于,
所述第1絕緣膜的外周部的上表面成為向著所述柵極電極變低的圓錐
面,
在所述圓錐面上,設置有所述多晶硅電極的端面。
9.根據權利要求1到8任一項所述的半導體裝置,其特征在于,
所述柵極電極以及所述多晶硅電極通過同一工序形成。
10.根據權利要求1到9任一項所述的半導體裝置,其特征在于,
所述溝槽的終端構造在俯視觀察下,具有大致半圓形狀。
11.根據權利要求4所述的半導體裝置,其特征在于,
具有第2導電型的第5半導體層,該第2導電型的第5半導體層設置
在所述溝槽的終端構造的附近的所述第1半導體層上,
在所述溝槽的所述終端構造的附近處的所述柵極電極與所述第5半導
體層之間,設置了比所述第2絕緣膜厚的所述第1絕緣膜。
12.根據權利要求1到11任一項所述的半導體裝置,其特征在于,
具有第2導電型的第5半導體層,該第2導電型的第5半導體層設置
在所述溝槽的終端構造的附近的所述第1半導體層上,
所述第5半導體層與所述第2主電極通過相對于所述溝槽設置在所述
終端構造的更外側的第2接觸孔而電連接。
13.根據權利要求12所述的半導體裝置,其特征在于,
所述第2接觸孔被將所述柵極電極向所述溝槽的外側引出的引出布布
線包圍。
14.根據權利要求1到13任一項所述的半導體裝置,其特征在于,
在所述第3半導體層與所述第1半導體層之間,設置有第1導電型的
第6半導體層。
15.根據權利要求14所述的半導體裝置,其特征在于,
在所述第6半導體層與所述第1半導體層之間,設置有第2導電型的
第7半導體層。
16.一種功率變換裝置,其特征在于,
將串聯連接了多個根據權利要求1到15任一項所述的半導體裝置的
多個串聯電路并聯地連接,
在所述串聯電路的兩端連接有一對輸入端子,
將所述串聯電路內的所述半導體裝置間的每個連接點與輸出端子連
接,
對從所述輸入端子輸入的功率進行變換并從所述輸出端子輸出。

說明書

半導體裝置以及功率變換裝置

技術領域

本發明涉及一種半導體裝置以及使用了其的功率變換裝置。

背景技術

半導體裝置可以充當根據施加到控制電極上的電壓來控制主電極間
流動的電流的開關元件。作為這樣的半導體元件的一種的具有溝槽絕緣柵
極構造的絕緣柵極雙極型晶體管(Insulated?Gate?Bipolar?Transistor:以下,
略為IGBT)可以根據施加到柵極電極上的電壓來控制集電極電極與發射
極電極之間流動的電流。由于IGBT可控制的功率從數十瓦特起甚至達到
數十萬瓦特,并且開關頻率也從數十赫茲到超十萬赫茲而范圍廣泛,因此
從家庭用的空調機或電灶等中所使用的小功率用的功率變換裝置(例如,
逆變器、轉換器、斬波器(chopper)等)直到鐵道或鋼鐵廠等中所使用的
大功率用的功率變換裝置,其均得到了范圍廣泛地利用。

為了這些功率變換裝置的高效率化,在IGBT中,正在謀求低損失化,
并且正在要求導通損失或開關損失的降低。為了同時防止EMC
(ElectroMagnetic?Compatibility,電磁兼容)噪聲或誤操作、電動機的絕
緣破壞等問題,正在要求能夠根據應用程序的規格,執行由dv/dt的柵極
驅動電路在導通開關時間段中進行的控制。

因此,在專利文獻1中,提出了以下方案:通過經由電阻將浮動p層
與發射極電極進行電連接,來提高該dv/dt的控制性。另外,在專利文獻2
中,提出了以下構造:作為專利文獻1的浮動p層的替代,形成溝槽,并
且通過絕緣膜或半導體層來填充該溝槽,使柵極-發射極間電容和柵極-
集電極間電容的比變大,并且能夠使開關速度變快且能夠降低開關損失。

專利文獻1:JP特開2004-39838號公報

專利文獻2:JP特開2005-327806號公報

在專利文獻1的情況下,盡管浮動p層與發射極電極之間的電阻的電
阻值設定得越小,越會提高dv/dt的控制性,但是由于在導通狀態下注入
浮動p層的空穴電流的一部分經由電阻而流出到發射極電極,促使電子的
注入的效果變弱,導通電壓上升,并且損失增加。相反,盡管當使電阻的
電阻值變大時導通電壓的上升變小,但是dv/dt的控制性下降。由此,可
以認為,在專利文獻1中,dv/dt的控制性的提高與損失的降低為此消彼長
的關系,而無法兼顧。

另外,在專利文獻2的情況下,在溝槽中填充的絕緣膜側的柵極電極
的角部集中了電場,可以認為耐壓下降。

發明內容

因此,本發明的目的是提供一種半導體裝置以及使用其的功率變換裝
置,能夠在保持低損失和高耐壓的同時,提高dv/dt的柵極驅動電路在導
通開關時間段中的控制性。

為了達成所述目的,本發明提出了一種半導體裝置,特征在于,設置
有:第1導電型的第1半導體層;在該第1半導體層的表面附近形成的第
2導電型的第2半導體層;與所述第2半導體層電連接的第1主電極;與
所述第1半導體層鄰接,且在與所述第2半導體層相反側的表面附近形成
的第2導電型的第3半導體層;在該第3半導體層的上部選擇性地設置的
第1導電型的第4半導體層;與所述第3半導體層以及所述第4半導體層
電連接的第2主電極;其側面與所述第4半導體層和所述第3半導體層接
觸,且達到所述第1半導體層的溝槽;沿著該溝槽的所述側面通過多晶硅
的邊壁形成的柵極電極;以及在所述溝槽內離開所述柵極電極而設置,且
與所述第2主電極電連接的多晶硅電極。另外,還提出了一種使用了該半
導體裝置的功率變換裝置。

根據本發明,提供了一種半導體裝置以及使用了其的功率變換裝置,
能夠在保持低損失和高耐壓的同時,提高柵極驅動電路對在導通開關時間
段中的dv/dt的控制性。

附圖說明

圖1是本發明的第1實施方式所涉及的半導體裝置(IGBT)的主要部
分的俯視圖。

圖2A是圖1的A-A方向的按照箭頭看到的截面圖。

圖2B是圖1的B-B方向的按照箭頭看到的截面圖。

圖3是表示本發明的IGBT的每單位面積的反饋電容的集電極-發射極
間電壓依賴性的特性圖。

圖4是表示本發明的IGBT中的集電極-發射極間耐壓的柵極電極-多
晶硅電極間的距離L的依賴性的特性圖。

圖5是表示本發明的IGBT中的導通時的集電極-發射極間電壓的計算
波形的特性圖。

圖6A是表示本發明的IGBT的制造工序(工序1)的截面圖,(a)
相當于圖1的A-A方向的按照箭頭看到的截面圖,(b)相當于圖1的B-B
方向的按照箭頭看到的截面圖。

圖6B是表示本發明的IGBT的制造工序(工序2)的截面圖,(a)
相當于圖1的A-A方向的按照箭頭看到的截面圖,(b)相當于圖1的B-B
方向的按照箭頭看到的截面圖。

圖6C是表示本發明的IGBT的制造工序(工序3)的截面圖,(a)
相當于圖1的A-A方向的按照箭頭看到的截面圖,(b)相當于圖1的B-B
方向的按照箭頭看到的截面圖。

圖6D是表示本發明的IGBT的制造工序(工序4)的截面圖,(a)
相當于圖1的A-A方向的按照箭頭看到的截面圖,(b)相當于圖1的B-B
方向的按照箭頭看到的截面圖。

圖6E是表示本發明的IGBT的制造工序(工序5)的截面圖,(a)
相當于圖1的A-A方向的按照箭頭看到的截面圖,(b)相當于圖1的B-B
方向的按照箭頭看到的截面圖。

圖6F是表示本發明的IGBT的制造工序(工序6)的截面圖,(a)
相當于圖1的A-A方向的按照箭頭看到的截面圖,(b)相當于圖1的B-B
方向的按照箭頭看到的截面圖。

圖6G是表示本發明的IGBT的制造工序(工序7)的截面圖,(a)
相當于圖1的A-A方向的按照箭頭看到的截面圖,(b)相當于圖1的B-B
方向的按照箭頭看到的截面圖。

圖6H是表示本發明的IGBT的制造工序(工序8)的截面圖,(a)
相當于圖1的A-A方向的按照箭頭看到的截面圖,(b)相當于圖1的B-B
方向的按照箭頭看到的截面圖。

圖6I是表示本發明的IGBT的制造工序(工序9)的截面圖,(a)
相當于圖1的A-A方向的按照箭頭看到的截面圖,(b)相當于圖1的B-B
方向的按照箭頭看到的截面圖。

圖6J是表示本發明的IGBT的制造工序(工序10)的截面圖,(a)
相當于圖1的A-A方向的按照箭頭看到的截面圖,(b)相當于圖1的B-B
方向的按照箭頭看到的截面圖。

圖6K是表示本發明的IGBT的制造工序(工序11)的截面圖,(a)
相當于圖1的A-A方向的按照箭頭看到的截面圖,(b)相當于圖1的B-B
方向的按照箭頭看到的截面圖。

圖7是本發明的第2實施方式所涉及的半導體裝置(IGBT)的主要部
分的截面圖,相當于圖1的A-A方向的按照箭頭看到的截面圖。

圖8是本發明的第3實施方式所涉及的半導體裝置(IGBT)的主要部
分的截面圖,相當于圖1的A-A方向的按照箭頭看到的截面圖。

圖9是本發明的第4實施方式所涉及的半導體裝置(IGBT)的主要部
分的截面圖,相當于圖1的A-A方向的按照箭頭看到的截面圖。

圖10是本發明的第5實施方式所涉及的半導體裝置(IGBT)的主要
部分的俯視圖。

圖11是本發明的第6實施方式所涉及的半導體裝置(IGBT)的主要
部分的截面圖,相當于圖1的A-A方向的按照箭頭看到的截面圖。

圖12是本發明的第7實施方式所涉及的半導體裝置(IGBT)的主要
部分的截面圖,相當于圖1的A-A方向的按照箭頭看到的截面圖。

圖13是本發明的第8實施方式所涉及的功率變換裝置的電路圖。

符號說明

1????集電極端子

2????p集電極層(第2半導體層)

3????n緩沖層

4????n-漂移層(第1半導體層)

6??p溝道層(第3半導體層)

7??n+發射極層(第4半導體層)

8,8a?p+接觸層

9??柵極電極

9a?引出布線

10?柵極絕緣膜(第2絕緣膜)

11?集電極電極(第1主電極)

12?引出柵極電極

13?層間絕緣膜

14?發射極電極(第2主電極)

15?柵極端子

16?發射極端子

17?溝槽

18?多晶硅電極

19?絕緣膜(第1絕緣膜)

20?接觸孔(第1接觸孔)

21?接觸孔

22?接觸孔(第2接觸孔)

23?接觸孔

25?p阱層(第5半導體層)

26?n層(第6半導體層)

27?p層(第7半導體層)

31、32、33光刻膠

41?柵極驅動電路

42?二極管

100?半導體裝置(IGBT)

101?功率變換裝置

C1、C2、C3??串聯電路

IN1、IN2??輸入端子

OUT1、OUT2、OUT3??輸出端子

n1、n2、n3??連接點

R1、R2??電阻

具體實施方式

接下來,參照相應的附圖對本發明的實施方式進行詳細說明。此外,
在各圖中,對共同的部分賦予了相同的符號,并省大致了對其的重復說明。

第1實施方式

半導體裝置的構造

在圖1中,示出了本發明的第1實施方式所涉及的半導體裝置(IGBT)
100的主要部分的俯視圖。在圖1中,特別地,透視地繪制了柵極電極9、
用于將柵極電極9引出到外部的引出布線9a、以及多晶硅電極18。在本
實施方式中,可以將這些組件全部圖案形成在同一多晶硅層。設置多條柵
極電極9(圖1中為6條)。柵極電極9每兩條形成一對,并且2條柵極
電極9在端部處按照回繞成大致半圓形狀的方式進行結合。于是,各個柵
極電極9在其端部處與引出布線9a連接。成對的2條柵極電極9在這些
的端部處包括繞回的大致半圓形狀,并且設置在溝槽(溝)17的內側。溝
槽17的端部(終端構造)也形成為大致半圓形狀,并且使溝槽17的外形
成為人的手指那樣的形狀。沿著大致半圓形狀的溝槽17的端部(終端構
造)的側壁設置絕緣膜(第1絕緣膜)19。另外,在離開終端構造的溝槽
17的側壁上設置柵極絕緣膜(第2絕緣膜)10。絕緣膜(第1絕緣膜)19
的厚度比柵極絕緣膜10的厚度厚。通過將溝槽17的終端構造形成為大致
半圓形狀,使得沒有角部,防止了在角部處絕緣膜19(柵極絕緣膜10)
變薄。另外,通過在溝槽17的終端構造處以及其附近設置比柵極絕緣膜
10厚的絕緣膜19,在溝槽17的終端構造中,提高了從溝槽17的內側向
外側上拉而與引出布線9a連接的柵極電極9的耐壓(柵極耐壓)。

在引出布線9a之上,沿著溝槽17的多個終端構造設置了溝狀的接觸
孔23。引出布線9a經由接觸孔23與引出柵極電極12連接。

接觸孔(第2接觸孔)22被將柵極電極9向溝槽17的外側引出的引
出布線9a圍住。接觸孔(第2接觸孔)22相對于溝槽17,設置在終端構
造的更外側。在接觸孔(第2接觸孔)22的底部,形成了p+接觸層8a。
接觸孔(第2接觸孔)22使發射極電極14與p+接觸層8a連接,并進一步
與p阱層(第5半導體層)25(圖2B參照)連接。

在端部按照大致半圓形狀繞回的成對的2條柵極電極9之間,沿著柵
極電極9設置層間絕緣膜13,在該層間絕緣膜13之間設置多晶硅電極18。
多晶硅電極18設置在溝槽17的內側。在多晶硅電極18之上,與溝槽17
的側壁平行地設置了溝狀的接觸孔20。經由接觸孔20,多晶硅電極18與
發射極電極14連接。

形成多個溝槽17(圖1中為3個),并且相互平行地配置。在相鄰的
溝槽17彼此之間與溝槽17的側壁平行地設置了溝狀的接觸孔21。在接觸
孔21的底部及其周邊形成了p+接觸層8、n+(第1導電型)發射極層(第
4半導體層)7、p(第2導電型)溝道層(第3半導體層)6。p+接觸層8、
n+發射極層(第4半導體層)7、以及p溝道層(第3半導體層)6經由接
觸孔21與發射極電極14連接。n+發射極層(第4半導體層)7與p溝道
層(第3半導體層)6在沿著溝槽17的側壁的方向上交替重復形成。

在圖2A中,示出了圖1的A-A方向的按照箭頭看到的截面圖。本發
明的IGBT100具有:集電極電極(第1主電極)11、p集電極層(第2半
導體層)2、n緩沖層3、n-漂移層(第1半導體層)4、p溝道層(第3半
導體層)6、n+發射極層(第4半導體層)7、p+接觸層8、溝槽17、柵極
電極9、柵極絕緣膜(第2絕緣膜)10、溝槽17內的絕緣膜(第1絕緣膜)
19、溝槽17內的柵極電極9間設置的多晶硅電極18、層間絕緣膜13、發
射極電極(第2主電極)14、集電極端子1、發射極端子16、柵極端子15。
此外,冠以“n”或者“p”的層分別表示以電子作為多數載流子的n型層,以
及以空穴作為多數載流子的p型層,對于“n”或者“p”上標的“+”或者“-”表
示該層的多數載流子的濃度(雜質濃度)比較高,或者比較低。此外,所
附權利要求中所記載的第1導電型和第2導電型與n型和p型相對應。當
將第1導電型設為n型時,第2導電型成為p型,當將第1導電型設為n
型時,第2導電型成為p型,形成對應。

圖2A所示的本發明的IGBT100形成為n溝道型的IGBT。在n-漂移
層4的背側的表面附近,層疊了n緩沖層3、p集電極層2、以及集電極電
極11。集電極電極11與p集電極層2電連接。集電極端子1與集電極電
極11連接。

在n-漂移層4的表側的表面附近,形成與n-漂移層4鄰接的p溝道層
6。將n+發射極層7選擇性地設置在p溝道層的上部(由此,如圖1所示,
n+發射極層7與p溝道層6在沿著溝槽17的側壁的方向上交替地配置)。
發射極電極14經由p+接觸層8與p溝道層6電連接,并且與n+發射極層
7電連接。

在溝槽17的側面,n+發射極層7與p溝道層6接觸。溝槽17的底表
面比n+發射極層7和p溝道層6的底表面深,達到n-漂移層4。在溝槽(溝)
17的內側,設置了柵極絕緣膜10、柵極電極9、絕緣膜19、多晶硅電極
18。在溝槽17的側面、以及溝槽17的底表面的周邊部上,設置了柵極絕
緣膜10。柵極電極9在柵極絕緣膜10上沿著溝槽17的側面設置。在溝槽
17的底表面的中央部上,設置絕緣膜19。將多晶硅電極18設置在絕緣膜
19上。多晶硅電極18被設置為從柵極電極9離開距離(柵極電極-多晶硅
電極間距離)L。多晶硅電極18與發射極電極14電連接。

多晶硅電極18的上表面的高度與p溝道層6(p+接觸層8)或者n+發
射極層7的上表面的高度大致相等。由此,在p溝道層6和n+發射極層7
上開口的接觸孔21的深度與在多晶硅電極18上開口的接觸孔20的深度
可以設為相等,可以從發射極電極14經由接觸孔20、21向多晶硅電極18、
p溝道層6、以及n+發射極層7可靠地進行連接。

在寬幅的溝槽17的內側,也寬幅地形成多晶硅電極18。與此相對,
由于在多晶硅電極18上形成的接觸孔20形成在多晶硅電極18的中央,
因此多晶硅電極18內產生內部電阻。將該內部電阻的等價電路記載為電
阻R1。

在圖2B中,示出了圖1的B-B方向的按照箭頭看到的截面圖。此外,
為了易于理解圖2B與圖1的對應關系,與圖1的B-B方向上的點B1~
B9、BG、BE對應的圖2B上的位置上,配置具有相同符號的點B1~B9、
BG、BE。

如圖2B所示,從溝槽17的端部(終端構造)的附近到溝槽17的外
側,設置了p阱層(第5半導體層)25。p阱層25設置在n-漂移層4上。
p阱層25經由p+接觸層8a和接觸孔22與發射極電極14連接。接觸孔22
設置在溝槽17的外側且設置在引出布線9a之間。由此,可以使接觸孔22
的深度與接觸孔20,21(參照圖2A)的深度相等(可以使接觸孔20~22
的底表面的高度相等),可以從發射極電極14經由接觸孔20、21、22與
多晶硅電極18、p溝道層6、以及n+發射極層7(參照圖2A)連接,并且
進一步向p阱層25可靠地進行連接。

從p阱層25上的溝槽17的底表面到側面,然后到溝槽17的外側,
設置比柵極絕緣膜10厚的絕緣膜19。在該絕緣膜19上,設置柵極電極9
和引出布線9a。由此,提高了從溝槽17的內側向外側上拉而與引出布線
9a連接的柵極電極9的耐壓(柵極耐壓)。

于是,本發明的IGBT100的第1特征點在于:在寬幅的溝槽17的側
壁上,根據邊壁(side?wall)構造來形成柵極電極9。柵極電極9的邊壁構
造通過與多晶硅電極18相同材料的多晶硅來形成。溝槽17的寬度Wa被
形成為比與相鄰的溝槽17的間隔Wb還要寬(Wa>Wb)。通過設置這樣
寬幅的溝槽17,刪除了浮動p層。另外,相對于在現有構造中由柵極絕緣
膜10來圍住柵極電極9,在本實施方式中,由于由柵極絕緣膜10和較厚
的層間絕緣膜13來圍住柵極電極9,能夠大幅地降低反饋電容。另外,將
與柵極電極9離開了距離L的多晶硅電極18設置在比柵極絕緣膜10的厚
度Ta厚的厚度Tb(Tb>Ta)的絕緣膜19上。其原因在于:盡管在IGBT
的截止時在柵極絕緣膜10或較厚的絕緣膜19上產生過電壓,但是由于從
柵極電極9離開越多則其大小變得越大,因此通過使從柵極電極9離開的
多晶硅電極18下的絕緣膜19變厚,能夠防止破壞或絕緣膜的可靠性的下
降。

在圖3中,示出了本發明的IGBT100的每單位面積的反饋電容的集電
極-發射極間電壓依賴性的計算結果。從圖3中可以明白,本發明的
IGBT100與現有的IGBT相比,將反饋電容降低到1/4程度。

本發明的IGBT100的第2特征點在于:如圖2A所示,在寬幅的溝槽
17內的柵極電極9之間,設置了多晶硅電極18。多晶硅電極18與發射極
電極14連接,能夠緩和在電壓施加時在柵極電極9的角部9e所涉及的電
場,并且能夠提高耐壓。另外,由于形成了由多晶硅電極18與絕緣膜19
形成的電容,通過該電容,在導通IGBT100,并且在溝槽17下流入了空
穴電流時,通過由空穴電流的一部分對所述電容進行充電,能夠抑制溝槽
17下部的電位上升,并且能夠抑制柵極電位的抬升。

在圖4中,示出了本發明的IGBT100中的集電極-發射極間耐壓的柵
極電極9-多晶硅電極18間的所述距離L的依賴性的計算結果。從圖4可
以理解,通過使柵極電極9與多晶硅電極18靠近(使距離L變小),能
夠提高耐壓。可以認為,由于在電壓施加時,不僅在柵極電極9的角部9e,
而且在多晶硅電極18的角部18e也涉及電場,分散地緩和了柵極電極9
的角部9e所涉及的電場,因此能夠提高耐壓。

本發明的IGBT100的第3特征點在于:使多晶硅電極18的上表面與
p溝道層6(p+接觸層8)、n+發射極層7、p阱層25(p+接觸層8a)的上
表面的高度相同。由此,能夠緩和寬幅的溝槽17的內側與外側處的級差。
盡管當級差較大時,可能會發生在制造時中的光電(photo)工序中產生抗
蝕劑不均勻、導線接合的可靠性下降的問題,但是由于在本發明的
IGBT100中能夠緩和級差,避免了上述問題。

在圖5中,示出本發明的IGBT100的導通時的集電極-發射極間電壓
的計算波形。從圖5可以理解,通過在本發明的IGBT100中改變柵極電阻,
能夠控制集電極-發射極間電壓的dvce/dt。

如上所述,通過在本發明的IGBT100中設置寬幅的溝槽17,可以刪
除浮動p層,而通過在溝槽17的側壁上通過邊壁方式來設置柵極電極9,
可以降低柵極的反饋電容,并且提高柵極驅動電路對在導通開關時間段中
的dv/dt的控制性。另外,通過在柵極電極9間設置與發射極電極14連接
的多晶硅電極18,能夠保持耐壓。

以下,詳細說明刪除了浮動p層的效果。作為在改變了現有的IGBT
的溝槽柵極(柵極電極9)的排列間距的構造中的溝槽柵極的間隔較寬的
位置處形成p溝道層6的替代,設置了浮動p層。通過這樣的構成,由于
電流僅在溝槽柵極的間隔較狹的部分中流動,能夠抑制在短絡時流動的過
電流,并且能夠提高IGBT的對破壞的耐受量。另外,由于空穴電流的一
部分經由浮動p層流入p溝道層6,因此還具有能夠增加溝槽柵極附近的
空穴濃度,并能夠降低導通電壓的效果。另外,浮動p層與n-漂移層4的
所形成的pn結能夠緩和在溝槽柵極中所涉及的電場并保持較高的耐壓。
然而,IGBT的導通開關時間段中的輸出電壓的時間變化率dv/dt的控制性
下降,特別地,在導通開關時間段中的前半部分中,即使改變柵極電阻,
dv/dt(dvce/dt)也不變而無法控制。

該控制性下降的理由如以下所考慮的。即,當IGBT變為導通狀態時,
空穴過渡性地流入浮動p層,浮動p層的電位變高。此時,由于位移電流
經由在柵極絕緣膜10中形成的反饋電容流到柵極電極9,柵極電位被抬
升,因此由MOSFET構造的互電導gm和柵極-發射極間電壓的時間變化
率dvge/dt的積決定的集電極電流的時間變化率dic/dt增加,開關速度會進
行加速。過渡性地流入浮動p層的空穴的量主要由半導體內部的構造來決
定,而難以通過外部的柵極電阻來控制。因此,無法通過外部的柵極電阻
來控制加速的dic/dt,結果,產生了無法通過柵極電阻控制的集電極電壓
的時間變化率dvce/dt的時間段。

由于能夠抑制由于該浮動p層5的影響而造成的柵極電位的抬升,因
此在本發明中刪除浮動p層,作為替代,填充層間絕緣膜13,并在該層間
絕緣膜13中埋入與發射極電極14連接的多晶硅電極18。由于通過刪除浮
動p層,能夠使由于浮動p層的影響而造成的柵極的電位變動消失,因此
能夠提高dv/dt的控制性。另外,由于通過將多晶硅電極18和發射極電極
14經由電阻R1電連接,能夠抑制多晶硅電極18的電位的抬升,并且能
夠減少從浮動p層流入柵極電極9的位移電流,因此能夠抑制柵極電位的
抬升,并能夠提高dv/dt的控制性。另外,由于柵極電極9的多晶硅9側
被較厚的絕緣膜(層間絕緣膜13)覆蓋,因此能夠降低反饋電容,并能夠
進一步提高dv/dt的控制性。

半導體裝置的制造方法

在圖6A~圖6K中,示出了本發明的IGBT100的制造工序的一例。
圖6A~圖6K各自的(a)相當于圖1的A-A方向(主功能區域)的按照
箭頭看到的截面圖,圖6A~圖6K各自的(b)相當于圖1的B-B方向(終
端構造區域)的按照箭頭看到的截面圖。對于本發明的實施方式的半導體
裝置的制造方法,只要作為結果能夠形成本發明的半導體裝置的構造,則
對該制造方法沒有特別的限制而可以使用從前的方法。盡管如后所述,列
出了一例來說明本發明的半導體裝置的制造方法,但是對于未說明的工
序,可以使用從前的方法。

首先,如圖6A(a)(b)所示,準備形成為n-漂移層4的半導體基
板。然后,如圖6A(b)所示,在n-漂移層4的上側,形成p阱層25。

接下來,如圖6B(a)(b)所示,在n-漂移層4以及p阱層25上,
通過光刻膠31,圖案形成溝槽17的形狀。

接下來,通過在掩模上對光刻膠31進行各向異性蝕刻,如圖6C(a)
(b)所示,形成寬度較寬的溝槽17。溝槽17形成得比p阱層25的底表
面淺。

接下來,如圖6D(a)(b)所示,形成柵極絕緣膜10和比其厚的絕
緣膜19。附帶地,暫時先在整個面上形成絕緣膜19,通過光刻法和各向
異性蝕刻,對形成柵極絕緣膜10的區域的絕緣膜19進行蝕刻。盡管由于
通過該蝕刻使絕緣膜19變薄,可以形成柵極絕緣膜10,但是也可以使形
成柵極絕緣膜10的區域的n-漂移層4露出。在使n-漂移層4露出的情況
下,通過對n-漂移層4進行熱氧化,可以形成柵極絕緣膜10。

接下來,如圖6E(a)(b)所示,堆積形成為柵極電極9、引出布線
9a或多晶硅電極18的多晶硅膜。此時,按照使溝槽17內堆積的多晶硅膜
的上表面的高度與溝槽17的外側的n-漂移層4的上表面的高度變為相同
的方式,來調整堆積的多晶硅膜的厚度。

接下來,如圖6F(a)(b)所示,在所述多晶硅膜上,通過光刻膠
32(32a),進行多晶硅電極18的形狀的圖案形成。另外,如圖6F(b)
所示,在所述多晶硅膜上,通過光刻膠32(32b),進行柵極電極9的一
部分和引出布線9a的形狀的圖案形成。

接下來,通過在掩模上對光刻膠32進行各向異性蝕刻,如圖6G(a)
(b)所示,形成多晶硅電極18和引出布線9a。另外,同時,將柵極電極
形成為邊壁。

接下來,如圖6H(a)(b)所示,通過光刻膠33,進行p溝道層6
的形狀的圖案形成,并且按照使p溝道層6成為p型半導體的方式,進行
離子注入(implantation)。另外,通過光刻膠33,進行n+發射極層7的
形狀的圖案形成,并且按照使n+發射極層7成為n型半導體的方式,進行
離子注入。

接下來,通過進行熱處理,如圖6I(a)(b)所示,激活注入的離子,
形成p溝道層6以及n+發射極層7。p溝道層6以及n+發射極層7形成在
相鄰的溝槽17之間,并且形成在溝槽17的外側的n-漂移層4上。

接下來,如圖6J(a)(b)所示,在整個面上堆積層間絕緣膜13。不
僅將層間絕緣膜13堆積在p溝道層6以及n+發射極層7的上、柵極電極
9、引出布線9a和多晶硅電極18上,而且將其埋入柵極電極9(引出布線
9a)與多晶硅電極18之間等。

接下來,通過光刻法和各向異性蝕刻,如圖6K(a)(b)所示,在
層間絕緣膜13上形成接觸孔20~23。對在掩模上對層間絕緣膜13、多晶
硅電極18、引出布線9a進行離子注入,形成p+接觸層8、8a。

最后,如圖2A和圖2B所示,形成發射極電極14、引出柵極電極12、
n緩沖層3、p集電極層2、集電極電極11。通過以上所述,完成了IGBT100。
此外,盡管在第1實施方式中,是在表面側的加工工序之后形成背面的p
集電極層2或n緩沖層3,但是也可以使用從最初就形成有p集電極層2
或n緩沖層3的外延基板等。

第2實施方式

在圖7中,示出了本發明的第2實施方式所涉及的半導體裝置(IGBT)
100的主要部分的截面圖。該圖7的截面圖相當于圖1的A-A方向的按照
箭頭看到的截面圖。第2實施方式與第1實施方式不同點在于:絕緣膜19
特別是溝槽17的底表面上形成的絕緣膜19通過LOCOS(Local?Oxidation?
of?Silicon,硅的局部氧化)來形成。在在第2實施方式中也將絕緣膜19
的厚度設定為與第1實施方式相同的厚度的情況下,通過使用LOCOS,
絕緣膜19的底表面在第2實施方式中比第1實施方式變低,并且絕緣膜
19的上表面在第2實施方式中也比第1實施方式變低。如果絕緣膜19的
上表面變低,則在其上形成的多晶硅電極18的角部18e的高度也變低,
并且可以靠近柵極電極9的角部9e。由此,實質上縮短了圖4所述的距離
L,并且可以提高發射極-集電極間耐壓。

在基于LOCOS的絕緣膜19中,外周部比鳥嘴(bird’s?beak)越外
側變得越薄。絕緣膜19的外周部的上表面成為了越靠外側則變得越低的
圓錐面。該圓錐面向著柵極電極9變低。于是,在該圓錐面上,設置多晶
硅電極18的端面。由此,由于可以使多晶硅電極18的角部18e的高度進
一步變低,因此可以靠近柵極電極9的角部9e,并且可以提高發射極-集
電極間耐壓。

此外,在第2實施方式的IGBT100的制造方法中,作為在第1實施方
式中在整個面上形成絕緣膜19的替代,可以僅在形成絕緣膜19的區域上
實施LOCOS。之后,通過使形成柵極絕緣膜10的區域(并未實施LOCOS
的區域)的n-漂移層4露出,并且對n-漂移層4進行熱氧化,可以形成柵
極絕緣膜10。

第3實施方式

在圖8中,示出了本發明的第3實施方式所涉及的半導體裝置(IGBT)
100的主要部分的截面圖。該圖8的截面圖相當于圖1的A-A方向的按照
箭頭看到的截面圖。第3實施方式與第1實施方式的不同點在于:多晶硅
電極18不僅設置在絕緣膜19上,而且還設置在其外周部處、柵極絕緣膜
10的一部分上。多晶硅電極18的外周部處的柵極絕緣膜10的厚度與柵極
電極9處的柵極絕緣膜10的厚度相等。由此,可以使多晶硅電極18的角
部18e與柵極電極9的角部9e的高度相等,并且可以使多晶硅電極18的
角部18e與柵極電極9的角部9e靠近。由此,可以實質上縮短圖4所示
的距離L,并且可以提高發射極-集電極間耐壓。

第4實施方式

在圖9中,示出了本發明的第4實施方式所涉及的半導體裝置(IGBT)
100的主要部分的截面圖。該圖9的截面圖相當于圖1的A-A方向的按照
箭頭看到的截面圖。第4實施方式與第1實施方式的不同點在于:絕緣膜
19的外周部越靠外側則變得越薄。絕緣膜19的外周部的上表面成為越靠
外側則變得越低的圓錐面。該圓錐面與第2實施方式同樣,向著柵極電極
9變低。于是,在該圓錐面上,設置多晶硅電極18的端面。由此,由于可
以使多晶硅電極18的角部18e的高度進一步變低,因此可以靠近柵極電
極9的角部9e。由此,可以實質上縮短圖4所示的距離L,并且可以提高
發射極-集電極間耐壓。

此外,在第4實施方式的IGBT100的制造方法中,在整個面上形成了
絕緣膜19之后,通過光刻膠進行絕緣膜19的形狀的圖案形成,通過在掩
模上對該光刻膠通過各向同性蝕刻來蝕刻絕緣膜19,可以形成圓錐面。

第5實施方式

在圖10中,示出了本發明的第5實施方式所涉及的半導體裝置(IGBT)
100的主要部分的俯視圖。第5實施方式與第1實施方式(參照圖2B)的
不同點在于:在多晶硅電極18上,斷續地設置了為了對多晶硅電極18和
發射極電極14進行連接而設置的接觸孔(第1接觸孔)20。另一方面,
在第一實施方式中,在多晶硅電極18上連續地按照一條溝的方式來設置
為了對多晶硅電極18與發射極電極14進行連接而設置的接觸孔20。

盡管如前所述,通過將空穴電流的一部分充電到由多晶硅電極18和
絕緣膜19形成的電容中,可以抑制溝槽17正下方的電位上升,并且可以
抑制柵極電位的抬升,但是由于空穴電流減少,會產生導通電壓上升的問
題。由此,如圖10所示,斷續地設置接觸孔20,并且使多晶硅電極18
的內部電阻(電阻)R2變大。這等價地將電阻R2連接在多晶硅電極18
與發射極電極之間,并且設定得比第1實施方式的電阻R1(參照圖2A)
大,可以取得對柵極電位的抬升的抑制效果和導通電壓的上升的平衡。

第6實施方式

在圖11中,示出了本發明的第6實施方式所涉及的半導體裝置(IGBT)
100的主要部分的截面圖。該圖11的截面圖相當于圖1的A-A方向的按
照箭頭看到的截面圖。第6實施方式與第1實施方式的不同點在于:在p
溝道層6與n-漂移層4之間,設置了n層(第6半導體層)26。由此,通
過在p溝道層6之下插入n層26,由于n層26對于流入發射極電極14
的空穴而言成為障礙,因此發射極附近的空穴濃度增加,可以實現導通電
壓的進一步降低。

第7實施方式

在圖12中,示出了本發明的第7實施方式所涉及的半導體裝置(IGBT)
100的主要部分的截面圖。該圖12的截面圖相當于圖1的A-A方向的按
照箭頭看到的截面圖。第7實施方式與第6實施方式的不同點在于:在n
層26與n-漂移層4之間,設置了p層(第7半導體層)27。盡管在第6
實施方式中,越是提高n層26的載流子濃度,則對于空穴的障礙變得越
高,導通電壓的降低效果得到提高,但是當考慮到截止時的n層26處的
電場強度變強,耐壓下降的情況,通過在n層26之下進一步添加/插入p
層27,可以緩和n層26處的電場強度,并且即使載流子濃度變高也可以
保持耐壓,因而可以實現導通電壓的進一步降低。

第8實施方式

在圖13中,示出了本發明的第8實施方式所涉及的功率變換裝置101
的電路圖。在功率變換裝置101中,使用了第1到第7實施方式中所說明
的IGBT(半導體裝置)100的任意一個。第8實施方式的功率變換裝置
101充當逆變器。在功率變換裝置101中,將串聯連接了多個(在圖13
的例中為2個)IGBT100的多個(在圖13的例中為3串)串聯電路C1~
C3并聯地進行連接。IGBT100分別與柵極驅動電路41連接。IGBT100分
別與二極管42并聯連接。在串聯電路C1~C3的兩端,連接了一對輸入端
子IN1、IN2。串聯電路C1~C3內的IGBT100間的連接點n1~n3的每一
個與輸出端子OUT1~OUT3連接。功率變換裝置101對從輸入端子IN1,
IN2輸入的功率進行變換,并從輸出端子OUT1~OUT3輸出,充當逆變
器。由于在功率變換裝置101中使用了在第1到第7實施方式中所說明的
IGBT(半導體裝置)100的任意一個,因此能夠實現低損失化和高可靠性。
盡管在本實施方式中對逆變器(電路)進行了說明,但是通過對于轉換器
或斬波器等其他的功率變換裝置,也采用在第1到第7實施方式中所說明
的IGBT(半導體裝置)100的任意一個,可以取得同樣的效果。

此外,盡管在第1到第7實施方式中以n溝道型的IGBT為例進行了
說明,但是本發明的半導體裝置并不限定于n溝道型的IGBT,對于p溝
道型的IGBT,也包含在本發明的范圍內。另外,對于具有溝槽柵極的其
他的設備構造,也可應用本發明。

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