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半導體器件.pdf

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半導體器件
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摘要
申請專利號:

CN201080061571.6

申請日:

2010.12.20

公開號:

CN102742003B

公開日:

2015.01.28

當前法律狀態:

授權

有效性:

有權

法律詳情: 授權|||實質審查的生效IPC(主分類):H01L 21/8247申請日:20101220|||公開
IPC分類號: H01L21/8247; G11C11/402; G11C11/405; H01L21/8242; H01L27/108; H01L27/115; H01L29/786; H01L29/788; H01L29/792 主分類號: H01L21/8247
申請人: 株式會社半導體能源研究所
發明人: 山崎舜平; 小山潤; 加藤清
地址: 日本神奈川縣
優先權: 2010.01.15 JP 2010-007482
專利代理機構: 上海專利商標事務所有限公司 31100 代理人: 張欣
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法律狀態
申請(專利)號:

CN201080061571.6

授權公告號:

102742003B||||||

法律狀態公告日:

2015.01.28|||2013.02.13|||2012.10.17

法律狀態類型:

授權|||實質審查的生效|||公開

摘要

目的是提供即使沒有提供電源時也可保持所存儲的數據的半導體器件,且對于寫入周期的次數沒有限制。本發明的半導體器件,包括源極線、位線、第一信號線、第二信號線、字線、連接在該源極線和位線之間的存儲單元、電連接至該位線的第一驅動電路、電連接至第一信號線的第二驅動電路、電連接至第二信號線的第三驅動電路、以及電連接至字線和源極線的第四驅動電路。使用除氧化物半導體之外的半導體材料形成第一晶體管。使用氧化物半導體材料形成第二晶體管。

權利要求書

權利要求書
1.  一種半導體器件,包括:
源極線;延伸交叉所述源極線的位線;第一信號線;
第二信號線;字線;存儲單元;
電連接至所述位線的第一驅動電路;和電連接至所述源極線的第二驅動電路;其中所述存儲單元包括具有第一柵電極、第一源電極、以及第一漏電極的第一晶體管;
具有第二柵電極、第二源電極、以及第二漏電極的第二晶體管;以及電容器,其中所述第二晶體管包括氧化物半導體,其中所述第一柵電極、所述第二源電極和所述第二漏電極中的一個、以及所述電容的
電極中的一個,彼此電連接,其中所述源極線電連接至所述第一源電極,其中所述位線電連接至所述第一漏電極,其中所述第一信號線電連接至所述第二源電極和所述第二漏電極中的另一個,其中所述第二信號線電連接至所述第二柵電極,且其中所述字線電連接至所述電容器的電極中的另一個。

2.  如權利要求1所述的半導體器件,其特征在于,所述第一晶體管包括除氧化物半導體材料之外的半導體。

3.  如權利要求1所述的半導體器件,其特征在于,還包括電連接至所述位線的讀取電
路。

4.  如權利要求1所述的半導體器件,其特征在于,所述第一晶體管包括:包括除氧化物半導體之外的半導體的第一溝道形成區;雜質區;
位于所述第一溝道形成區上的第一柵絕緣層;位于所述第一柵絕緣層上的所述第一柵電極;以及電連接至所述雜質區的所述第一源電極和所述第一漏電極。

5.  如權利要求1所述的半導體器件,其特征在于,所述第二晶體管包括:位于所述第一晶體管上的所述第二源電極和所述第二漏電極;
包含氧化物半導體且電連接至所述第二源電極和所述第二漏電極的第二溝道形成
區;
位于所述第二溝道形成區上的第二柵絕緣層;以及位于所述第二柵絕緣層上的所述第二柵電極。

6.  如權利要求5所述的半導體器件,其特征在于,其中所述電容器包括:
所述第二源電極和所述第二漏電極之一;所述第二柵絕緣層;以及所述第二柵絕緣層上的電容器電極。

7.  如權利要求1所述的半導體器件,其特征在于,所述氧化物半導體層包括銦、鎵、錫和鋅中的至少一種。

8.  包括根據權利要求1所述的半導體器件的電子設備,其特征在于,所述電子設備是選自以下組中的一個電子設備:計算機、移動電話、便攜式信息終端、數碼相機、數碼攝像機、電子紙、和電視機。

9.  一種半導體器件,包括:源極線;延伸交叉所述源極線的位線;第一信號線;
第二信號線;字線;存儲單元;
電連接至所述位線的第一驅動電路;電連接至所述源極線和所述字線的第二驅動電路;電連接至所述第一信號線的第三驅動電路;以及電連接至所述第二信號線的第四驅動電路,其中所述存儲單元包括具有第一柵電極、第一源電極、以及第一漏電極的第一晶體管;
具有第二柵電極、第二源電極、以及第二漏電極的第二晶體管;以及電容器,其中所述第二晶體管包括氧化物半導體,其中所述第一柵電極、所述第二源電極和所述第二漏電極中的一個、以及所述電容的
電極中的一個,彼此電連接,其中所述源極線電連接至所述第一源電極,其中所述位線電連接至所述第一漏電極,其中所述第一信號線電連接至所述第二源電極和所述第二漏電極中的另一個,其中所述第二信號線電連接至所述第二柵電極,且其中所述字線電連接至所述電容器的電極中的另一個。

10.  如權利要求9所述的半導體器件,其特征在于,所述第一晶體管包括除氧化物半導體材料之外的半導體。

11.  如權利要求9所述的半導體器件,其特征在于,還包括電連接至所述位線的讀取電
路。

12.  如權利要求9所述的半導體器件,其特征在于,所述第一晶體管包括:包括除氧化物半導體之外的半導體的第一溝道形成區;雜質區;
第一溝道形成區上的第一柵絕緣層;位于所述第一柵絕緣層上的所述第一柵電極;以及
電連接至所述雜質區的所述第一源電極和所述第一漏電極。

13.  如權利要求9所述的半導體器件,其特征在于,所述第二晶體管包括:位于所述第一晶體管上的第二源電極和第二漏電極;
包含氧化物半導體且電連接至所述第二源電極和所述第二漏電極的第二溝道形成區;
位于所述第二溝道區上的第二柵絕緣層;以及位于所述第二柵絕緣層上的所述第二柵電極。

14.  如權利要求13所述的半導體器件,其特征在于,其中所述電容器包括:所述第二源電極和所述第二漏電極之一;所述第二柵絕緣層;以及所述第二柵絕緣層上的電容器電極。

15.  如權利要求9所述的半導體器件,其特征在于,所述氧化物半導體層包括銦、鎵、錫和鋅中的至少一種。

16.  包括根據權利要求9所述的半導體器件的電子設備,其特征在于,所述電子設備是選自以下組中的一個電子設備:計算機、移動電話、便攜式信息終端、數碼相機、數碼攝像機、電子紙、
和電視機。

17.  一種半導體器件,包括:源極線;延伸交叉所述源極線的位線;第一信號線;
第二信號線;字線;存儲單元;
電連接至所述位線和所述字線的第一驅動電路;電連接至所述源極線的第二驅動電路;電連接至所述第一信號線的第三驅動電路;以及電連接至所述第二信號線的第四驅動電路,
其中所述存儲單元包括具有第一柵電極、第一源電極、以及第一漏電極的第一晶體管;具有第二柵電極、第二源電極、以及第二漏電極的第二晶體管;以及電容器,
其中所述第二半導體層包括氧化物半導體,其中所述第一柵電極、所述第二源電極和所述第二漏電極中的一個、以及所述電容的
電極中的一個,彼此電連接,其中所述源極線電連接至所述第一源電極,其中所述位線電連接至所述第一漏電極,其中所述第一信號線電連接至所述第二源電極和所述第二漏電極中的另一個,其中所述第二信號線電連接至所述第二柵電極,且
其中所述字線電連接至所述電容器的電極中的另一個。

18.  如權利要求17所述的半導體器件,其特征在于,所述第一晶體管包括除氧化物半導體材料之外的半導體。

19.  如權利要求17所述的半導體器件,其特征在于,還包括電連接至所述位線的讀取電路。

20.  如權利要求17所述的半導體器件,其特征在于,所述第一晶體管包括:包括除氧化物半導體之外的半導體的第一溝道形成區;雜質區;
位于所述第一溝道形成區上的第一柵絕緣層;位于所述第一柵絕緣層上的所述第一柵電極;以及電連接至所述雜質區的所述第一源電極和所述第一漏電極。

21.  如權利要求17所述的半導體器件,其特征在于,所述第二晶體管包括:位于所述第一晶體管上的所述第二源電極和所述第二漏電極;
包含氧化物半導體且電連接至所述第二源電極和所述第二漏電極的第二溝道形成區;
位于所述第二溝道形成區上的第二柵絕緣層;以及位于所述第二柵絕緣層上的所述第二柵電極。

22.  如權利要求21所述的半導體器件,其特征在于,其中所述電容器包括:所述第二源電極和所述第二漏電極之一;所述第二柵絕緣層;以及所述第二柵絕緣層上的電容器電極。

23.  如權利要求17所述的半導體器件,其特征在于,所述氧化物半導體層包括銦、鎵、錫和鋅中的至少一種。

24.  包括根據權利要求17所述的半導體器件的電子設備,其特征在于,所述電子設備是選自以下組中的一個電子設備:計算機、移動電話、便攜式信息終端、數碼相機、數碼攝像機、電子紙、
和電視機。

說明書

說明書半導體器件
技術領域
[0001] 本文所公開的發明涉及包括半導體元件的半導體器件、以及用于制造半導體器件的方法。
背景技術
[0002] 包括半導體元件的存儲設備被寬泛地分成兩類:當停止供電時丟失存儲數據的易失性存儲器件、以及即使在不供電時也保留存儲數據的非易失性存儲器件。
[0003] 易失性存儲設備的典型示例是DRAM(動態隨機存取存儲器)。DRAM以選擇存儲元件中所包括的晶體管且將電荷存儲在電容器中的方式存儲數據。
[0004]由于上述原理,當DRAM中的數據被讀取時電容器中的電荷丟失;因此,每次數據被讀取時有必要執行寫入操作。另外,即使當包括在存儲元件中的晶體管沒有被選中時,由于處于截止狀態中的晶體管的源極和漏極之間的漏電流(截止狀態電流)等,電荷流入或流出晶體管;因此,DRAM的數據保持時間較短。為此,另一寫入操作(刷新操作)按預定間隔進行是必要的,并且難以充分地降低功耗。此外,由于存儲數據在停止供電時丟失,因此需要使用磁性材料或光學材料的附加存儲元件以使數據保持較長時間。
[0005]易失性存儲設備的另一示例是SRA(M靜態隨機存取存儲器)。SRAM通過使用諸如觸發器之類的電路來保留存儲數據,并且由此不需要刷新操作。這意味著SRAM具有優于DRAM的優點。然而,由于使用諸如觸發器之類的電路,每存儲容量的成本增大。此外,與DRAM中一樣,SRAM中的存儲數據在停止供電時丟失。
[0006] 非易失性存儲設備的典型示例是閃存。閃存包括晶體管中的柵電極和溝道形成區之間的浮動柵,并且通過將電荷保持在浮動柵中來存儲數據。因此,閃存的優點在于,數據保持時間極長(幾乎是永久的),并且不需要在易失性存儲設備中是必要的刷新操作(例如,參見專利文獻1)。
[0007] 然而,存儲元件中所包括的柵絕緣層因寫入時所生成的隧穿電流而劣化,從而存儲元件在預定次數的寫入操作之后停止其功能。為了減少這個問題的不利影響,例如采用補償存儲元件的寫入操作的次數的方法。然而,需要復雜的外圍電路來實現該方法。此外,采用這種方法不解決壽命的基本問題。換句話說,閃存不適合其中頻繁地重寫數據的應用。[0008] 另外,高電壓對于將電荷保持在浮動柵中或去除電荷是必要的,且需要用于保持或移除電荷的電路。此外,要花費相對較長的時間來保持或去除電荷,并且不容易以高速進行寫入和擦除。
[0009] [參考文獻]
[0010] 專利文獻1:日本公開專利申請No.S57-105889
發明內容
[0011] 鑒于上述問題,此處公開的本發明的一個實施例的目的在于提供具有新穎結構的半導體器件,其中即使在不供電時也可保留所存儲的數據,且對于寫入周期的次數沒有限
制。
[0012]在此處所公開的發明中,半導體器件用經純化的氧化物半導體形成。包括經純化的氧化物半導體的晶體管具有非常小的漏電流,從而數據可被保留達較長時間。
[0013] 此處公開的本發明的一個實施例是如下所述的半導體器件。該半導體器件包括:源極線、位線、第一信號線、第二信號線、字線、連接在該源極線和位線之間的存儲單元、電連接至該位線的第一驅動電路、電連接至第一信號線的第二驅動電路、電連接至第二信號線的第三驅動電路、電連接至第二信號線的第三驅動電路、以及電連接至字線和源極線的第四驅動電路。該存儲單元包括具有第一柵電極、第一源電極、以及第一漏電極的第一晶體管;具有第二柵電極、第二源電極、以及第二漏電極的第二晶體管;以及電容器。第一晶體管包括除了氧化物半導體外的半導體材料。第二晶體管包括氧化物半導體材料。第一柵電極、與第二源電極和第二漏電極中的一個、以及電容的電極中的一個,彼此電連接。源極線和第一源電極彼此電連接。位線和第一漏電極彼此電連接。第一信號線、與第二源電極和第二漏電極中的另一個,彼此電連接。第二信號線與第二柵電極彼此電連接。字線與電容器的電極中的另一個彼此電連接。
[0014] 此處公開的本發明的一個實施例是如下所述的半導體器件。該半導體器件包括:源極線、位線、第一信號線、第二信號線、字線、連接在該源極和位線之間的存儲單元、電連接至該源極線的第一驅動電路、電連接至第一信號線的第二驅動電路、電連接至第二信號線的第三驅動電路、電連接至第二信號線的第三驅動電路、以及電連接至字線和位線的第四驅動電路。該存儲單元包括具有第一柵電極、第一源電極、以及第一漏電極的第一晶體管;具有第二柵電極、第二源電極、以及第二漏電極的第二晶體管;以及電容器。第一晶體管包括除了氧化物半導體外的半導體材料。第二晶體管包括氧化物半導體材料。第一柵電極、與第二源電極和第二漏電極中的一個、以及電容的電極中的一個,彼此電連接。源極線和第一源電極彼此電連接。位線和第一漏電極彼此電連接。第一信號線、與第二源電極和第二漏電極中的另一個,彼此電連接。第二信號線與第二柵電極彼此電連接。字線與電容器的電極中的另一個彼此電連接。
[0015]在上述結構的任意中,第一晶體管可包括包含氧化物半導體之外的半導體材料的第一溝道形成區、提供雜質區來包夾該第一溝道形成區、位于該第一溝道形成區上的第一柵絕緣層、位于該第一柵絕緣層上的第一柵電極、且該第一源電極和第一漏電極電連接至雜質區。
[0016]在上述結構的任意中,第二晶體管可包括第二晶體管,包括位于第一晶體管上的第二源電極和第二漏電極、包括氧化物半導體材料且電連接至第二源電極和第二漏電極的第二溝道形成區、位于該第二溝道形成區上的第二柵絕緣層、以及位于該第二柵絕緣層上的第二柵電極。
[0017]在上述結構中,電容器可包括第二源電極或第二漏電極、第二柵絕緣層、以及位于該第二柵絕緣層上的電容器電極。
[0018]在上述結構中,使用氧化物半導體形成晶體管;然而,此處公開的本發明并不限于此。可能使用用了該材料可實現與氧化物半導體材料的截止狀態電流特性一樣的截止狀態電流特性的材料,例如,諸如金剛砂之類的寬帶隙材料(具體地,例如,能隙Eg大于3eV的半導體材料)。
[0019]注意,在本說明書等中,術語“上”和“下”不一定分別指“直接置于上方”和“直接置于下方”的位置。例如,表達“柵絕緣層上的柵電極”不排除組件置于柵絕緣層和柵電極之間的情況。另外,術語“上”和“下”只是為了方便描述,并且可在組件關系顛倒的情況下彼此交換,除非另外指明。
[0020]另外,在本說明書等中,術語“電極”和“連線”不具有功能限制。例如,“電極”有時被用作“連線”的一部分,反之亦然。此外,術語“電極”或“連線”也可指以集成的方式形成的多個“電極”或“連線”。
[0021]當使用相反極性的晶體管或在電路操作中改變電流流動流向時,“源極”與“漏極”
的功能有時可彼此互換。因此,在本說明書等中,術語“源極”和“漏極”可彼此替代。[0022] 注意,在本說明書等中,術語“電連接”可指與設置在組件之間的具有任何電功能的物體的連接。對具有任何電功能的物體沒有具體限制,只要可通過該物體發射和接收電信號即可。
[0023] 除了電極和連線以外,具有任何電功能的物體的示例是諸如晶體管的開關元件、電阻器、電感器、電容器、以及具有各種功能的元件。
[0024]由于包括氧化物半導體的晶體管的截止狀態電流極小,因此通過使用該晶體管可保留存儲數據極長的時間。換句話說,可充分地降低功耗,因為刷新操作變得不必要,或者刷新操作的頻率可極低。此外,即使在不供電時,也可保留存儲數據較長時間。
[0025]根據此處公開的本發明的半導體器件不需要用于寫入數據的高壓且沒有元件劣化的問題。例如,諸如柵絕緣層劣化之類的問題不會發生,因此不必要進行電子進/出浮動柵的注入和提取,而這在常規非易失性存儲器中是需要的。即,根據此處公開的本發明的半導體器件對于寫入周期的次數沒有限制(而這在常規非易失性存儲器中是個問題),因此具有被顯著增加的可靠性。此外,由于根據晶體管的導通/截止狀態來寫入數據,因此可容易地實現高速操作。另外,不需要用于擦除數據的操作。
[0026]由于包含氧化物半導體之外的材料的晶體管可在足夠高的速度操作,通過使用包括氧化物半導體外的材料的晶體管和包括氧化物半導體的晶體管的組合,該半導體器件可以足夠高的速度執行操作操作(如,數據讀取操作)。另外,利用包括氧化物半導體外的材料的晶體管,可實現高速操作所需要的良好的電路(如,邏輯電路和驅動電路)。
[0027]具有新穎特征的半導體器件可通過包括包含除氧化物半導體以外的材料的晶體管、以及包含氧化物半導體的晶體管這兩者來實現。
附圖說明
[0028]在附圖中:
[0029]圖1A1和1A2是半導體器件的電路圖;
[0030]圖2是半導體器件的電路圖;
[0031]圖3是時序圖;
[0032]圖4是半導體器件的電路圖;[0033]圖5是半導體器件的電路圖;[0034]圖6是半導體器件的電路圖;[0035]圖7是時序圖;
[0036] 圖8是半導體器件的電路圖;[0037] 圖9是半導體器件的電路圖;[0038] 圖10是半導體器件的電路圖;[0039] 圖11是半導體器件的電路圖;[0040] 圖12是半導體器件的電路圖;[0041] 圖13是半導體器件的電路圖;
[0042]圖14A是半導體器件的截面圖,且圖14B是半導體器件的平面圖;
[0043]圖15A至15H是示出用于制造半導體器件的步驟的截面圖;
[0044]圖16A至16E是示出用于制造半導體器件的步驟的截面圖;
[0045]圖17A是半導體器件的截面圖,且圖17B是半導體器件的平面圖;
[0046]圖18A至18D是示出用于制造半導體器件的步驟的截面圖;
[0047]圖19A是半導體器件的截面圖,且圖19B是半導體器件的平面圖;
[0048]圖20A至20D是示出用于制造半導體器件的步驟的截面圖;[0049]圖21A至21C是示出用于制造半導體器件的步驟的截面圖;[0050]圖22A至22F各自示出包括半導體器件的電子設備;
[0051]圖23是示出存儲器窗寬度的檢驗結果的曲線圖;
[0052]圖24是示出包括氧化物半導體的晶體管的特性的曲線圖;
[0053]圖25是用于評估包括氧化物半導體的晶體管的特性的元件的電路圖;[0054]圖26是用于評估包括氧化物半導體的晶體管的特性的元件的時序圖;[0055]圖27是示出包括氧化物半導體的晶體管的特性的曲線圖;以及
[0056]圖28是示出包含氧化物半導體的晶體管的特性的曲線圖。
[0057]用于實現本發明的最佳模式
[0058] 以下將參考附圖描述本發明的各個實施例的示例。注意,本發明不限于以下描述,而且本領域的技術人員容易理解,本文中所公開的模式和細節可以各種方式修改,而不背離本發明的范圍和精神。因此,本發明不應被解釋為限于本文中所包括的各個實施例的內容。
[0059] 注意,為了容易理解起見,附圖等所示的每一組件的位置、尺寸、范圍等在一些情況下未準確地表示。因此,此處公開的發明不一定限于附圖等所公開的位置、尺寸、范圍等。[0060] 在本說明書等中,為了避免組件之間的混淆使用諸如“第一”、“第二”和“第三”的序數,并且這些術語并不意味組件數量的限制。
[0061](實施例1)
[0062]在該實施例中,將參考圖1A1和1A2來描述根據此處公開的發明的一個實施例的半導體器件的電路構造和操作。注意,在電路圖中,“OS”有時被寫在晶體管旁來表示這個晶體管包括氧化物半導體。
[0063]在圖1A1中所示的半導體器件中,第一連線(第一線,也被稱為源極線)和晶體管
160的源電極彼此電連接。第二連線(第二線,也稱為位線)和晶體管160的漏電極彼此電連接。第三連線(第三線,也稱為第一信號線)與晶體管162的源電極或漏電極中的一個彼此電連接。第四連線(第四線,也稱為第二信號線)和晶體管162的柵電極彼此電連接。晶體管160的柵電極、以及晶體管162的源電極和漏電極中的另一個電連接至電容器164的
一個電極。第五連線(第五線,也稱為字線)與電容器164的另一個電極彼此電連接。[0064] 在此,包含氧化物半導體的晶體管被用作晶體管162。包括氧化物半導體的晶體管具有極小的截止狀態電流。為此,通過使晶體管162截止,晶體管160的柵電極的電位可保持極長的時間。電容器164幫助施加至晶體管160的柵電極的電荷的保持以及幫助讀取所存儲數據。包括氧化物半導體的晶體管162具有10nm到1000nm的溝道長度(L),且因此其特征在于較低的功耗和極高的操作速度。
[0065]在圖1A1的半導體器件中,使用可保持晶體管160的柵電極的電位的優勢,可如下所述地進行數據的寫入、保持、和讀取。
[0066]首先,將描述數據的寫入和保持。首先,第四連線的電位被設為使晶體管162導通的電位,且晶體管162導通。因此,第三連線的電位被供應至晶體管160的柵電極以及電容器164。即,向晶體管160的柵電極施加預定電荷(寫入)。此處,施加具有不同電位水平的電荷(下文中稱為低電平電荷和高電平電荷)的兩種類型中的一個至晶體管160的柵電極和電容器164。此后,第四連線的電位被設為使晶體管162截止的電位,從而晶體管162截止。由此,施加至晶體管160的柵電極的電荷被保持(存儲)。
[0067]由于晶體管162的截止狀態電流相當小,因此晶體管160的柵電極的電荷被保持較長時間。
[0068]其次,將描述數據的讀取。通過在將預定電位(恒定電位)供應至第一連線的同時將適當電位(讀取電位)供應至第五連線,第二連線的電位取決于晶體管160的柵電極中保持的電荷量而變化。這是因為在晶體管160是n溝道晶體管的情況下,當向晶體管160的柵電極施加高電平電荷時的視在閾值電壓Vth_H一般低于當向晶體管160的柵電極施加低電平電荷時的視在閾值電壓Vth_L。在此,視在閾值電壓是指需要使晶體管160導通的第五連線的電位。因此,當第五連線的電位被設定為Vth_H和Vth_L之間的中間的電位V0時,可確定施加至晶體管160的柵電極的電荷。例如,其中在寫入時施加高電平電荷的情況下,當第五連線的電位變為V0(>Vth_H)時,晶體管160導通。例如,其中在寫入時施加低電平電荷的情況下,當第五連線的電位變為V0([0069]注意,在排列存儲單元以使用的情況下,只需要讀取所需存儲單元的數據。為了讀取預定存儲單元的數據且不讀取其他存儲單元的數據,在其中晶體管160在存儲單元中并聯連接的情況下,非數據讀取目標的存儲單元中的第五連線被提供有不論柵電極的狀態如何而使得晶體管160被截止的電位,即,低于的Vth_H電位。另一方面,在其中晶體管160在存儲單元中串聯連接的情況下,非數據讀取目標的存儲單元中的第五連線被提供有不論柵電極的狀態如何而使得晶體管160被導通的電位,即,高于Vth_L的電位。
[0070] 第三,將描述數據的重寫。數據的重寫以類似于數據的寫入和保持的方式進行。即,第四連線的電位被設為使晶體管162導通的電位,從而晶體管162導通。因此,將第三連線的電位(與新數據相關的電位)供應至晶體管160的柵電極以及電容器164。此后,第四連線的電位被設為使晶體管162截止的電位,從而晶體管162截止;因此,將與新數據相關的電荷被施加至晶體管160的柵電極。
[0071]在根據本文所公開的發明的半導體器件中,可通過如上所述的再次寫入數據來直接重寫數據。為此理由,閃存等中所需的用高壓從浮動柵提取電荷不是必需的,并且可抑制
歸因于擦除操作引起的操作速度的減少。換言之,實現了半導體器件的高速操作。
[0072]注意,晶體管162的源電極或漏電極電連接至晶體管160的柵電極,藉此獲得相當于用于非易失性存儲元件的浮動柵晶體管的浮動柵的功能。因此,有時,附圖中晶體管162的源電極或漏電極電連接至晶體管160的柵電極的部分被稱為浮動柵部分FG。當晶體管
162截止時,浮動柵部分FG可被視為嵌入絕緣體,并且電荷被存儲在浮動柵部分FG中。包含氧化物半導體的晶體管162的截止狀態電流小于或等于包含硅半導體等的晶體管的截止狀態電流的十萬分之一;由此,因晶體管162的漏電流引起的浮動柵部分FG中所存儲的電荷的丟失是可能忽略的。即,利用包括氧化物半導體的晶體管162,可實現在即使不供電時可存儲數據的非易失性存儲器件。
[0073]例如,當在室溫晶體管162的截止狀態電流是10zA/μm(1zA(zeptoampere)為
1×10-21A)或更小、且電容器164的電容值約為10fF時,數據可被存儲達至少104秒。毋庸贅言,數據保留時間取決于晶體管的特性和電容器164的電容值。
[0074]此外,在此情況下,已成為常規浮動柵晶體管的問題的柵絕緣膜(隧道絕緣膜)劣化的問題沒有發生。即,可解決因電子注入浮動柵而引起的柵絕緣膜的劣化的現有問題。這意味著,原則上對寫入周期的次數沒有限制。此外,常規浮動柵晶體管中寫入或擦除數據所需的高電壓也是不必要的。
[0075] 諸如包括在圖1A1中的半導體器件中的晶體管之類的組件可被視為由圖1A2所示的電阻器和電容器構成。即,在圖1A2中,晶體管160和電容器164各自被視為包括電阻器和電容器。分別用R1和C1表示電容器164的電阻值和電容值。電阻值R1對應于取決于電容器164中包括的絕緣層的電阻值。分別用R2和C2表示晶體管160的電阻值和電容值。電阻值R2對應于取決于晶體管160導通時柵絕緣層的電阻值。電容值C2對應于所謂柵極電容(在柵電極和源電極或漏電極之間產生的電容、以及在柵電極和溝道形成區之間產生的電容)的值。
[0076]當晶體管162被截止時,在源電極和漏電極之間的電阻值(也被稱為有效電阻)用ROS表示。當在晶體管162的柵漏泄足夠小的條件下,R1和R2滿足如下關系:R1≥ROS(R1大于或等于ROS)且R2≥ROS(R2大于或等于ROS)時,主要由晶體管162的截止狀態電流確定保持電荷的時間段(也被稱為數據保留時間段)。
[0077]另一方面,在不滿足上述關系時,即使晶體管162的截止狀態電流足夠小,也難以確保充分的保留時間段。這是因為晶體管162的除截止狀態電流以外的漏電流(例如,在源電極和柵電極之間生成的漏電流)大。因此,優選的是本實施例中公開的半導體器件滿足了上述關系。
[0078]另外,C1和C2優選地滿足該關系:C1≥C2(C1大于或等于C2)。這是因為如果C1大,則在浮動柵部分FG的電位由第五連線控制時(例如,在讀取時),可抑制第五連線的電位的變化。
[0079]當滿足上述關系時,可實現更優選的半導體器件。注意,R1和R2受控于晶體管160和162的柵絕緣層。這對于C1和C2可同樣這樣說。因此,優選的是適當地設定柵絕緣層的材料、厚度等以滿足上述關系。
[0080]在本實施例中的半導體器件中,浮動柵部分FG具有與閃存等中的浮動柵晶體管的浮動柵相同的功能,但是本實施例的浮動柵部分FG具有與閃存等的浮動柵在本質上不
同的特征。在閃存中,由于施加到控制柵極的電壓較高,因此必需保持單元間的適當距離以防止電位不利地影響鄰近單元的浮動柵。在半導體器件的高度集成中,這是抑制因素之一。該因素歸因于閃存的下列基本原理:隧穿電流通過施加高電場來生成。
[0081]此外,由于閃存的上述原理,發生絕緣膜的劣化,并且因此出現限制寫入周期(約
104至105次)的另一問題。
[0082] 根據此處公開的發明的半導體器件通過開關包含氧化物半導體的晶體管來操作,而不使用通過隧穿電流的電荷注入的上述原理。即,與閃存不同,用于電荷注入的高電場是不必要的。因此,無需考慮來自控制柵極的高電場對鄰近單元的影響,這便于高度集成。[0083] 此外,不利用隧道電流的電荷注入,這意味著不存在使存儲單元劣化的原因。換言之,根據此處公開的發明的半導體器件具有比閃存高的耐久性和可靠性。
[0084]另外,根據此處公開的本發明的半導體器件具有優于閃存的優點在于,高電場是不必要的,大的外圍電路(諸如升壓電路)是不必要的。
[0085]在其中具有C1的電容器164中的絕緣層的介電常數εr1不同于具有C2的晶體管160中的絕緣層的介電常數εr2的情況下,容易滿足C1≥C2(C1大于或等于C2)同時滿足2·S2≥S1(2·S2大于或等于S1),優選地S2≥S1(S2大于或等于S1),其中S1表示與C1相關的面積,且S2表示與C2相關的面積。具體而言,例如,諸如氧化鉿之類的高k材料形成的膜或諸如氧化鉿之類的高k材料形成的層疊膜以及由氧化物半導體形成的膜被用作與C1相關的絕緣層,以使εr1可以是10或更大,優選為15或大于;氧化硅被用于與C2相關的絕緣層,以使εr2可以為3至4。
[0086]這些結構的組合實現根據此處公開的本發明的半導體器件的更高集成度。
[0087]注意,在以上描述中使用了其中電子是多數載流子的n溝道晶體管;毋庸贅言可使用其中空穴是多數載流子的p溝道晶體管來代替n溝道晶體管。
[0088]如上所述,根據此處公開的發明的一個實施例的半導體器件具有非易失性存儲單元,其包括其中在截止狀態中源極和漏極之間的漏電流(截止狀態電流)較小的寫入晶體管、使用與寫入晶體管不同的半導體材料形成的讀取晶體管、以及電容器。
[0089]在半導體器件的操作溫度(例如,25°C)下,優選的是寫入晶體管的截止狀態電流為100zA(1×10-19A)或更小、更優選的是10zA(1×10-20A)或更小、進一步優選的是1zA
(1×10-21A)或更小。對于一般硅半導體,難以實現如上所述的較小的截止狀態電流。反之,在通過在適當條件下處理氧化物半導體而獲取的晶體管中,可實現如此小的截止狀態電流。因此,優選使用包含氧化物半導體的晶體管作為寫入晶體管。
[0090]此外,包括氧化物半導體的晶體管具有小子閾值擺幅(S值),從而即使遷移率相對地低,開關速率也可足夠高。因此,通過將該晶體管用作寫入晶體管,給予浮動柵部分FG的寫入脈沖的上升可以非常陡。另外,由于截止狀態電流較小,浮動柵部分FG中所保持的電荷量可減少。即,通過使用包含氧化物半導體的晶體管作為寫入晶體管,可以高速進行數據的重寫。
[0091]盡管對于讀取晶體管的截止狀態電流沒有限制,在高速操作的晶體管優選地被用作讀取晶體管從而增加讀取速度。例如,優選將開關速率為1納秒或更低的晶體管用作讀取晶體管。
[0092]以如下方式將數據寫入存儲單元:寫入晶體管被導通以使電位被供應至寫入晶體
管的源電極和漏電極之一、電容器的一個電極、以及讀取晶體管的柵電極電連接的節點,并且然后寫入晶體管被截止以使預定量的電荷保持在該節點中。由于寫入晶體管的截止狀態電流很小,供應到該節點的電荷保持較長時間。當截止狀態電流例如基本上為0時,常規DRAM所需的刷新操作可以是不必要的,或者刷新操作的頻率可相當低(如,約一個月一次或一年一次)。因此,可充分地減少半導體器件的功耗。
[0093]此外,可通過另一次數據寫入存儲單元來直接重寫數據。為此,不需要對閃存等來說是必要的擦除操作,從而可防止由擦除操作造成的操作速度的降低。換句話說,可實現半導體器件的高速操作。此外,對于常規浮動柵晶體管寫入和擦除數據來說必要的高電壓是不必要的;因此,可進一步降低半導體器件的功耗。施加到根據本實施例的存儲單元的最高電壓(同時施加到存儲單元的各個端子的最高電位和最低電位之間的最大差值)在寫入二級數據(1位)的情況下在每一存儲單元中是5V或更低、優選是3V或更低。
[0094]在根據此處公開的本發明的半導器件中的存儲單元至少包括寫入晶體管、讀取晶體管、以及電容器,并且即使在電容器的面積小時也可操作。為此理由,相比,例如,需要每個存儲單元六個晶體管的SRAM,每個存儲單元的面積可被充分地減少;因此,可以高密度在半導體器件中設置存儲單元。
[0095] 在常規浮動柵晶體管中,在寫入操作期間電荷在柵絕緣膜(隧道絕緣膜)中行進,從而無法避免柵絕緣膜(隧道絕緣膜)的劣化。相反,在根據本發明的一個實施例的存儲單元中,通過寫入晶體管的開關操作來寫入數據;因此,被視為是問題的柵絕緣膜的劣化可被忽略。這意味著原則上對寫入周期的次數沒有限制,并且寫入耐久性很高。例如,在根據本發明的一個實施例的存儲單元中,即使在數據寫入1×109次(十億次)或以上之后,電流-電壓特性也不會退化。
[0096] 此外,在使用包含氧化物半導體的晶體管作為存儲單元的寫入晶體管的情況下,存儲單元的電流-電壓特性即使在例如150°C的高溫下也不會退化,因為氧化物半導體具有3.0至3.5eV寬隙、以及極少的熱激勵載流子。
[0097]作為濃度研究的結果,本發明的發明人首次發現,包括氧化物半導體的晶體管具有良好性質,以致即使在150℃高溫時晶體管的特性也沒有劣化且晶體管具有100zA或更低的極小的截止狀態電流。根據此處公開的本發明的一個實施例,通過使用具有這些優良性質的晶體管作為存儲單元的寫入晶體管,提供了具有新穎特征的半導體器件。
[0098]本實施例中描述的結構、方法等可與其他實施例中描述的任一結構、方法等適當地組合。
[0099](實施例2)
[0100]在這個實施例中,將描述在實施例1中所描述的半導體器件的一個應用示例。具體地,將描述其中在實施例1中所描述的半導體器件被排列在矩陣中的半導體器件的示例。
[0101]圖2示出具有m×n比特的存儲容量的半導體器件的電路圖的示例。
[0102]根據本發明的一個實施例的半導體器件包括其中m個字線WL、m個源極線SL、m個第二信號線S2、n個位線BL、n個第一信號線S1、和多個存儲單元1100被排列在m(行)(垂直方向)×n(列)(水平方向)(m和n是自然數)的矩陣的存儲單元陣列;以及諸如第一驅動電路1111、第二驅動電路1112、第三驅動電路1113、和第四驅動電路1114之類的外
圍電路。在此,實施例1中描述的設置(例如,圖1A1中的設置)被應用于存儲單元1100。[0103] 每一個存儲單元1100包括第一晶體管、第二晶體管、以及電容器。第一晶體管的柵電極、第二晶體管的源電極和漏電極之一、以及電容器的一個電極彼此連接。源極線SL與第一晶體管的源電極彼此連接。位線BL和第一晶體管的漏電極彼此連接。第一信號線S1與第二晶體管的源電極和漏電極中的另一個彼此連接。第二信號線S2與第二晶體管的柵電極彼此連接。字線WL和電容器的另一個電極彼此連接。
[0104]在圖2中,第i行和第j列(i是從1到m的整數,且j是1到n的整數)的存儲單元1100(i,j)連接至字線WL(i)、源極線SL(i)、位線BL(j)、第一信號線S1(j)、以及第二信號線S2(i)。
[0105]n個位線BL連接至第一驅動電路1111。n個第一信號線S1連接到第二驅動電路
1112。m個第二信號線S2連接到第三驅動電路1113。m個字線WL和m個源極線SL連接至第四驅動電路1114。注意,在此,第一驅動電路1111、第二驅動電路1112、第三驅動電路
1113、和第四驅動電路1114分開設置;然而,此處公開的發明不限于這個結果。可使用具有該些功能中的任一種或一些的驅動電路。
[0106]接著,將參考圖3中的時序圖而描述寫入操作和讀取操作。
[0107]注意,盡管為了簡化將描述兩行和兩列的半導體器件的操作,但是此處公開的本發明不限于此。
[0108]圖3示出圖2中的半導體器件的操作。在圖3中,S1(1)和S1(2)是第一信號線S1的電位;S2(1)和S2(2)是第二信號線S2的電位;BL(1)和BL(2)是位線BL的電位;WL(1)和WL(2)是字線WL的電位;并且SL(1)和SL(2)是源極線SL的電位。
[0109]將描述將數據寫入第一行中的存儲單元1100(1,1)和存儲單元1100(1,2)以及從第一行中的存儲單元1100(1,1)和存儲單元1100(1,2)讀取數據。注意,在以下描述中,假設要寫入存儲單元1100(1,1)的數據是“1”,而要寫入存儲單元1100(1,2)的數據是“0”。[0110]將描述寫操作。首先,將電位V1施加至第一行的第二信號線S2(1),從而使第一行的存儲單元中的第二晶體管截止。另外,將0V電位供應至第二行的第二信號線S2(2),從而使第二行的第二晶體管截止。
[0111]進一步,將電位V2施加至第一列的第一信號線S1(1),且將0V電位施加至第二列的第一信號線S1(2)。
[0112]作為結果,將電位V2被施加到存儲單元(1,1)的浮動柵部分FG,且0V電位被施加至存儲單元(1,2)的浮動柵部分FG。在此,電位V2高于第一晶體管的閾值電壓。然后,將第一行的第二信號線S2(1)的電位設為0V,從而使第一行的第二晶體管截止;因此,寫入完成。
[0113] 注意,字線WL(1)和WL(2)被設置為0V。此外,在寫入的末端,在第一信號線S1的電位改變之前,將第一行的第二信號線S2(1)的電位設為0V。在寫入后,假設在連接到字線WL的端子是控制柵電極、第一晶體管的源電極是源電極、且第一晶體管的漏電極是漏電極,則在數據“0”被寫入的情況下存儲元件的閾值電壓為Vw0,并且在數據“1”被寫入的情況下為Vw1。在此,存儲單元的閾值電壓表示連接到字線WL的端子的電壓,其改變第一晶體管的源電極和漏電極之間的電阻狀態。注意,此處滿足Vw0>0>Vw1。
[0114]接著,將描述讀取操作。注意,圖4中所示的讀取電路電連接至位線BL。
[0115] 首先,0V電位被施加至第一行的字線WL(1),且電位VL被施加至第二行的字線WL(2)。電位VL低于閾值電壓Vw1。當字線WL(1)被設為0V時,在第一行中,其中存儲數據“0”的存儲單元的第一晶體管截止,而其中存儲數據“1”的存儲單元的第一晶體管導通。當字線WL(2)被設為電位VL時,在第二行中,其中存儲數據“0”的存儲單元和其中存儲數據“1”的存儲單元中的第一晶體管均被截止。
[0116]作為結果,由于存儲單元1100(1,1)的第一晶體管160導通,位線BL(1)和源極線SL(1)之間的電阻較低,而由于存儲單元1100(1,2)的第一晶體管截止,位線BL(2)和源極線SL(2)之間電阻較高。使用連接到位線BL(1)和位線BL(2)的讀取電路,可根據位線BL的電阻狀態的差異來讀取數據。
[0117]圖4示出讀取電路的示例。該讀取電路連接至位線BL(1)和位線BL(2)。將描述其中使用圖4中的電路作為讀取電路的情況中的輸出電位。在圖4中的讀取電路中,經由讀使能信號(RE信號)控制的開關,位線BL連接至鐘控反相器和晶體管,該晶體管被連接成二極管,連接至被施加電位V1的連線。
[0118]此處,0V電位被施加至源極線SL(1)和源極線SL(2)。由于位線BL(1)和源極線SL(1)之間的電阻是低的,因此低電位被施加至鐘控反相器且輸出D(1)是信號高電平信號。由于位線BL(2)和源極線SL(2)之間的電阻是高的,因此高電位被施加至鐘控反相器且輸出D(2)是信號低電平信號。
[0119] 在讀取操作的過程中,0V電位被施加至第二信號線S2(1)且電位VL被施加至第二信號線S2(2),從而全部的第二晶體管被截止。第一行的浮動柵部分FG的電位為0V或V2;因此,通過將第二信號線S2(1)的電位設為0V可將所有第二晶體管截止。另一方,當電位VL被施加至字線WL(2)時,第二行的浮動柵部分FG的電位低于數據寫入后即刻的電位。為了防止第二晶體管被導通,將第二信號線S2(2)的電位設為與字線WL(2)的電位相同的低電位(電位VL)。因此,可使所有第二晶體管截止。
[0120]操作電壓的示例為V1=2V、V2=1.5V、VH=2V、和VL=-2V。
[0121]由于在圖2的半導體器件中使用具有極小截止狀態電流的氧化物半導體,所存儲的數據被保留達極長時間。換言之,可充分地降低功耗,因為刷新操作變得不必要,或者刷新操作的頻率可極低。此外,即使在不供電時,也可保持存儲數據較長時間。
[0122] 圖2中的半導體器件不需要用于寫入數據的高壓且沒有元件劣化的問題。因此,圖2中的半導體器件對于寫入周期的次數沒有限制(而這在常規非易失性存儲器中是個問題),因此具有被顯著增加的可靠性。此外,由于根據晶體管的導通/截止狀態來寫入數據,因此可容易地實現高速操作。另外,不需要用于擦除數據的操作。
[0123]由于包含氧化物半導體之外的材料的晶體管可在足夠高的速度操作,通過使用包括氧化物半導體外的材料的晶體管和包括氧化物半導體的晶體管的組合,該半導體器件可以足夠高的速度執行操作(如,數據讀取操作)。另外,利用包括氧化物半導體外的材料的晶體管,可實現高速操作所需要的良好的電路(如,邏輯電路和驅動電路)。
[0124]具有新穎特征的半導體器件可通過包括包含除氧化物半導體以外的材料的晶體管、以及包含氧化物半導體的晶體管這兩者來實現。
[0125]本實施例中描述的結構、方法等可與其他實施例中描述的任一結構、方法等適當地組合。
[0126](實施例3)
[0127]在這個實施例中,將描述其中在實施例1中所描述的半導體器件被排列在矩陣中的半導體器件的其他示例。
[0128]圖5示出具有m×n比特的存儲容量的半導體器件的電路圖的示例;該半導體器件的結構部分地不同于圖2的電路圖。
[0129]圖5中的半導體器件包括其中m個字線WL、m個源極線SL、m個第一信號線S1、n個位線BL、n個第二信號線S2、以及多個存儲單元1100被排列成m(行)(垂直方向)×n(列)(水平方向)(m和n是自然數)的矩陣的存儲單元陣列;以及諸如第一驅動電路1111、第二驅動電路1112、第三驅動電路1113、和第四驅動電路1114之類的外圍電路。在此,實施例
1中描述的設置(例如,圖1A1中的設置)被應用于存儲單元1100。
[0130]每一個存儲單元1100包括第一晶體管、第二晶體管、以及電容器。第一晶體管的柵電極、第二晶體管的源電極和漏電極之一、以及電容器的一個電極彼此連接。源極線SL與第一晶體管的源電極彼此連接。位線BL和第一晶體管的漏電極彼此連接。第一信號線S1與第二晶體管的源電極和漏電極中的另一個彼此連接。第二信號線S2與第二晶體管的柵電極彼此連接。字線WL和電容器的另一個電極彼此連接。
[0131]在圖5中,第i行和第j列(i是從1到m的整數,且j是1到n的整數)的存儲單元1100(i,j)連接至字線WL(i)、源極線SL(i)、第一信號線S1(j)、位線BL(j)、以及第二信號線S2(j)。
[0132] 在圖5中,n個位線BL連接至第一驅動電路1111。n個第二信號線S2連接到第二驅動電路1112。m個第一信號線S1連接到第三驅動電路1113。m個源極線SL和m個字線WL連接至第四驅動電路1114。注意,在此,第一驅動電路1111、第二驅動電路1112、第三驅動電路1113、和第四驅動電路1114分開設置;然而,此處公開的本發明不限于這個結果。可使用具有該些功能中的任一種或一些的驅動電路。
[0133]圖5中的半導體器件的操作類似于圖2的半導體器件的操作(見圖3)。對于操作的細節,可參考實施例2。
[0134]接著,圖6示出具有m×n比特的存儲容量的半導體器件的電路圖的示例;該半導體器件的結構部分地不同于圖2和圖5中的結構的電路圖。
[0135]圖6中的半導體器件包括其中m個源極線SL、m個第二信號線S2、n個位線BL、n個字線WL、n個第一信號線S1、和多個存儲單元1100被排列成m(行)(垂直方向)×n(列)(水平方向)(m和n是自然數)的矩陣的存儲單元陣列;以及諸如第一驅動電路1111、第二驅動電路1112、第三驅動電路1113、和第四驅動電路1114之類的外圍電路。在此,實施例
1中描述的設置(例如,圖1A1中的設置)被應用于存儲單元1100。
[0136]在圖6中,第i行和第j列(i是從1到m的整數,且j是1到n的整數)的存儲單元1100(i,j)連接至源極線SL(i)、位線BL(j)、字線WL(j)、第一信號線S1(j)、以及第二信號線S2(i)。
[0137]在圖6中,n個位線BL和n個字線WL連接到第一驅動電路1111。n個第一信號線S1連接到第二驅動電路1112。m個第二信號線S2連接到第三驅動電路1113。m個源極線SL連接到第四驅動電路1114。注意,在此,第一驅動電路1111、第二驅動電路1112、第三驅動電路1113、和第四驅動電路1114分開設置;然而,此處公開的發明不限于這個結果。
可使用具有該些功能中的任一種或一些的驅動電路。
[0138]接著,將參考圖7中的時序圖而描述寫入操作和讀取操作。
[0139]注意,盡管為了簡化將描述兩行和兩列的半導體器件的操作,但是此處公開的發明不限于此。
[0140]圖7示出圖6中的半導體器件的操作。在圖7中,S1(1)和S1(2)是第一信號線S1的電位;S2(1)和S2(2)是第二信號線S2的電位;BL(1)和BL(2)是位線BL的電位;WL(1)和WL(2)是字線WL的電位;并且SL(1)和SL(2)是源極線SL的電位。
[0141]將描述將數據寫入第一行中的存儲單元1100(1,1)和1100(1,2)以及從第一行中的存儲單元1100(1,1)和1100(1,2)讀取數據。注意,在以下描述中,假設要寫入存儲單元
1100(1,1)的數據是“1”,而要寫入存儲單元1100(1,2)的數據是“0”。
[0142]首先,將描述寫入操作。在用于在第一行寫入數據的時間段中,電位V1被施加至第一行的第二信號線S2(1),從而使第一行的第二晶體管導通。另外,將0V電位供應至第二行的第二信號線S2(2),從而使第二行的第二晶體管截止。
[0143]進一步,將電位V2施加至第一列的第一信號線S1(1),且將0V電位施加至第二列的第一信號線S1(2)。
[0144] 作為結果,將電位V2被施加到存儲單元1100(1,1)的浮動柵部分FG,且0V電位被施加至存儲單元1100(1,2)的浮動柵部分FG。在此,電位V2高于第一晶體管的閾值電壓。然后,將第一行的第二信號線S2(1)的電位設為0V,從而使第一行的第二晶體管截止;因此,寫入完成。
[0145]注意,字線WL(1)和WL(2)被設置為0V。在寫入的末端,在第一信號線S1的電位改變之前,將第一行的第二信號線S2(1)的電位設為0V。在寫入后,在數據“0”被寫入的情況下存儲單元的閾值電壓為Vw0,且在數據“1”被寫入的情況下為Vw1。在此,存儲單元的閾值電壓表示連接到字線WL的端子的電壓,其改變第一晶體管的源電極和漏電極之間的電阻狀態。注意,此處滿足Vw0>0>Vw1。
[0146]接著,將描述讀取操作。在寫入操作開始前,位線BL(1)、位線BL(2)、源極線Sl(1)、和源極線SL(2)被事先預充電至電位V3。另外,0V電位被施加至第一行的字線WL(1)和第二行的字線WL(2)。
[0147]在這個狀態中,浮動柵部分FG的電位是0V或電位V2,且第一晶體管的源電極和漏電極具有電位V3。電位V3高于電位V2和0V,所以所有的第一晶體管被截止。在這個狀態中進行讀取操作。
[0148]在第一行中讀取數據的時間段中,源極線SL(1)的電位被降低至0V。此時,在第一行中,由于柵電極具有0V、源電極具有0V、且漏電極具有電位V3,被存儲數據“0”的存儲單元1100(1,2)中的第一晶體管被截止;而由于柵電極具有電位V2、源電極具有0V、且漏電極具有電位V3,被存儲數據“1”的存儲單元1100(1,1)中的第一晶體管被導通。
[0149]作為結果,由于存儲單元1100(1,1)中的第一晶體管被導通,被預先充電在位線BL(1)中的電荷被通過存儲單元1100(1,1)中的第一晶體管被釋放,從而位線BL(1)的電位從V3被降低。另一方面,由于存儲單元1100(1,2)中的第一晶體管被截止,被預先充電在位線BL(2)和源極線SL(2)之間的電荷被保持且位線BL(2)的電位仍為V3。使用連接到位線BL(1)和位線BL(2)的讀取電路,可根據位線BL的電位的差異來讀取數據。
[0150] 圖8示出與圖4不同的讀取電路。該讀取電路連接至位線BL(1)和位線BL(2)。描述了當圖8中所示的電路被用作讀取電路時的輸出電位。在圖8的讀取電路中,對位線BL的電位V3的預充電使用受控于預充電信號φpc的開關而被控制。另外,使用受控于讀使能信號(RE信號)的開關來控制位線BL和讀出放大器的一個輸入之間的連接。電位V4被施加至感測放大器的另一個輸入。
[0151]在讀取操作時,位線BL(1)中的電荷通過存儲單元1100(1,1)被釋放,從而位線BL(1)的電位被降低;因此,位線BL(1)的電位低于電位V4且輸出D(1)是高電平信號。由于電位V3被維持在位線BL(2)中,位線BL(1)的電位高于電位V4且輸出D(2)是低電平信號。電位V4低于電位V3。進一步,電位V4優選地高于電位V2。
[0152]在讀取操作的過程中,0V電位被施加至第二信號線S2(1)和第二信號線S2(2),從而全部的第二晶體管被截止。
[0153]操作電壓的示例為V1=2V、V2=1.5V、V3=3V、和V4=2V。
[0154]接著,圖9示出具有m×n比特的存儲容量的半導體器件的電路圖的示例;該半導體器件的結構部分地不同于圖2、5和圖6中的結構的電路圖。
[0155]圖9中的半導體器件包括其中m個源極線SL、m個第一信號線S1、n個位線BL、n個字線WL、n個第二信號線S2、以及多個存儲單元1100被排列成m(行)(垂直方向)×n(列)(水平方向)(m和n是自然數)的矩陣的存儲單元陣列;以及諸如第一驅動電路1111、第二驅動電路1112、第三驅動電路1113、和第四驅動電路1114之類的外圍電路。在此,實施例
1中描述的設置(例如,圖1A1中的設置)被應用于存儲單元1100。
[0156]在圖9中,第i行和第j列(i是從1到m的整數,且j是1到n的整數)的存儲單元1100(i,j)連接至源極線SL(i)、位線BL(j)、字線WL(j)、第一信號線S1(i)、以及第二信號線S2(j)。
[0157]在圖9中,n個位線BL和n個字線WL連接到第一驅動電路1111。n個第二信號線S2連接到第二驅動電路1112。m個第一信號線S1連接到第三驅動電路1113。m個源極線SL連接到第四驅動電路1114。
[0158]接著,圖10示出具有m×n比特的存儲容量的半導體器件的電路圖的示例;該半導體器件的結構部分地不同于圖2、圖5、圖6、和圖9中的結構的電路圖。在源極線SL和位線BL的方向上,圖10中的半導體器件不同于圖2、圖5、圖6、和圖9中的半導體器件。
[0159] 圖10中的半導體器件包括其中m個字線WL、m個位線BL、m個第二信號線S2、n個源極線SL、n個第一信號線S1、以及多個存儲單元1100被排列成m(行)(垂直方向)×n(列)(水平方向)(m和n是自然數)的矩陣的存儲單元陣列;以及諸如第一驅動電路1111、第二驅動電路1112、第三驅動電路1113、和第四驅動電路1114之類的外圍電路。在此,實施例1中描述的設置(例如,圖1A1中的設置)被應用于存儲單元1100。
[0160]在圖10中,第i行和第j列(i是從1到m的整數,且j是1到n的整數)的存儲單元1100(i,j)連接至源極線SL(j)、字線WL(i)、位線BL(i)、第一信號線S1(j)、以及第二信號線S2(i)。
[0161]在圖10中,n個源極線BL連接至第一驅動電路1111。n個第一信號線S1連接到第二驅動電路1112。m個第二信號線S2連接到第三驅動電路1113。m個字線WL和m個位線SL連接至第四驅動電路1114。
[0162]接著,圖11示出具有m×n比特的存儲容量的半導體器件的電路圖的示例;該半導體器件的結構部分地不同于圖2、圖5、圖6、圖9、和圖10中的結構的電路圖。
[0163] 圖11中的半導體器件包括其中m個字線WL、m個位線BL、m個第一信號線S1、n個源極線SL、n個第二信號線S2、以及多個存儲單元1100被排列成m(行)(垂直方向)×n(列)(水平方向)(m和n是自然數)的矩陣的存儲單元陣列;以及諸如第一驅動電路1111、第二驅動電路1112、第三驅動電路1113、和第四驅動電路1114之類的外圍電路。在此,實施例1中描述的設置(例如,圖1A1中的設置)被應用于存儲單元1100。
[0164]在圖11中,第i行和第j列(i是從1到m的整數,且j是1到n的整數)的存儲單元1100(i,j)連接至源極線SL(j)、位線BL(i)、字線WL(i)、第一信號線S1(i)、以及第二信號線S2(j)。
[0165]在圖11中,n個源極線BL連接至第一驅動電路1111。n個第二信號線S2連接到第二驅動電路1112。m個第一信號線S1連接到第三驅動電路1113。m個位線BL和m個字線WL連接至第四驅動電路1114。
[0166]接著,圖12示出具有m×n比特的存儲容量的半導體器件的電路圖的示例;該半導體器件的結構部分地不同于圖2、圖5、圖6、和圖9到11中的結構的電路圖。
[0167] 圖12中的半導體器件包括其中m個位線BL、m個第二信號線S2、n個字線WL、n個源極線SL、n個第一信號線S1、以及多個存儲單元1100被排列成m(行)(垂直方向)×n(列)(水平方向)(m和n是自然數)的矩陣的存儲單元陣列;以及諸如第一驅動電路1111、第二驅動電路1112、第三驅動電路1113、和第四驅動電路1114之類的外圍電路。在此,實施例1中描述的設置(例如,圖1A1中的設置)被應用于存儲單元1100。
[0168]在圖12中,第i行和第j列(i是從1到m的整數,且j是1到n的整數)的存儲單元1100(i,j)連接至源極線SL(j)、位線BL(i)、字線WL(j)、第一信號線S1(j)、以及第二信號線S2(i)。
[0169]在圖12中,n個源極線SL和n個字線WL連接到第一驅動電路1111。n個第一信號線S1連接到第二驅動電路1112。m個第二信號線S2連接到第三驅動電路1113。m個位線BL連接到第四驅動電路1114。
[0170]接著,圖13示出具有m×n比特的存儲容量的半導體器件的電路圖的示例;該半導體器件的結構部分地不同于圖2、圖5、圖6、和圖9到12中的結構的電路圖。
[0171] 圖13中的半導體器件包括其中m個位線BL、m個第一信號線S1、n個字線WL、n個源極線SL、n個第二信號線S2、以及多個存儲單元1100被排列成m(行)(垂直方向)×n(列)(水平方向)(m和n是自然數)的矩陣的存儲單元陣列;以及諸如第一驅動電路1111、第二驅動電路1112、第三驅動電路1113、和第四驅動電路1114之類的外圍電路。在此,實施例1中描述的設置(例如,圖1A1中的設置)被應用于存儲單元1100。
[0172]在圖13中,第i行和第j列(i是從1到m的整數,且j是1到n的整數)的存儲單元1100(i,j)連接至源極線SL(j)、位線BL(i)、字線WL(j)、第一信號線S1(i)、以及第二信號線S2(j)。
[0173]在圖13中,n個源極線SL和n個字線WL連接到第一驅動電路1111。n個第二信號線S2連接到第二驅動電路1112。m個第一信號線S1連接到第三驅動電路1113。m個位線BL連接到第四驅動電路1114。
[0174]圖5、圖12、和圖13中的半導體器件的操作類似于圖2的半導體器件的操作(見圖
3)。對于操作的細節,可參考實施例2。此外,圖9到11中的半導體器件的操作類似于圖6
中的半導體器件的操作(見圖7)。對于操作的細節,可參考圖7。
[0175]由于在圖5、圖6、和圖9到13中的半導體器件中使用具有極小截止狀態電流的氧化物半導體器件,所存儲的數據被保留達極長時間。即,可充分地降低功耗,因為刷新操作變得不必要,或者刷新操作的頻率可極低。此外,即使在不供電時,也可保持存儲數據較長時間。
[0176]圖5、圖6、和圖9到13中的半導體器件不需要用于寫入數據的高電壓且沒有元件劣化的問題。因此,圖5、圖6、和圖9到13中的半導體器件對于寫入周期的次數沒有限制
(而這在常規非易失性存儲器中是個問題),因此具有被顯著增加的可靠性。此外,由于根據晶體管的導通/截止狀態來寫入數據,因此可容易地實現高速操作。另外,不需要用于擦除數據的操作。
[0177]由于包含氧化物半導體之外的材料的晶體管可在足夠高的速度操作,通過使用包括氧化物半導體外的材料的晶體管和包括氧化物半導體的晶體管的組合,該半導體器件可以足夠高的速度執行操作操作(如,數據讀取操作)。另外,利用包括氧化物半導體外的材料的晶體管,可實現高速操作所需要的良好的電路(如,邏輯電路和驅動電路)。
[0178]具有新穎特征的半導體器件可通過包括包含除氧化物半導體以外的材料的晶體管、以及包含氧化物半導體的晶體管這兩者來實現。
[0179]本實施例中描述的結構、方法等可與其他實施例中描述的任一結構、方法等適當地組合。
[0180](實施例4)
[0181]在該實施例中,將參考圖14A和14B、圖15A到15H、以及圖16A到16E來描述根據此處公開的發明的一個實施例的半導體器件的結構和制造方法。
[0182]<半導體器件的截面結構和平面結構>
[0183]圖14A和14B示出半導體器件的結構的示例。圖14A示出半導體器件的截面,而圖14B示出半導體器件的平面圖。在此,圖14A對應于沿圖14B中的線A1-A2和線B1-B2的截面。圖14A和14B中所示的半導體器件包括在下部的包含氧化物半導體之外的材料的晶體管160和在上部的包含氧化物半導體的晶體管162。包含除氧化物半導體以外的材料的晶體管可容易以高速操作。另一方面,包括氧化物半導體的晶體管歸因于其特性可保持電荷達較長時間。
[0184]雖然此處上述晶體管都是n溝道晶體管,但是毋庸贅言可使用p溝道晶體管。此處公開的本發明的技術本質是在晶體管162中使用氧化物半導體用于數據保留;因此,半導體器件的具體結構并不必須限制在此處描述的結構。
[0185]在圖14A和14B中的晶體管160包括提供在包含半導體材料(如,硅)的襯底100中的溝道形成區116、包夾溝道形成區116的雜質區114和重摻雜區120(這些區域可簡單地統稱為雜質區)、提供在溝道形成區116上的柵絕緣層108a、提供在柵絕緣層108a上的柵電極110a、以及電連接至雜質區的源/漏電極130a和源/漏電極130b。
[0186]此處,側壁絕緣層118提供在柵電極110a側表面上。當從垂直于襯底100的主表面的方向看時,重摻雜區120位于襯底100的未與側壁絕緣層118相交迭的區域中。金屬
化合物區124被提供成與重摻雜區120接觸。元件隔離絕緣層106被提供在襯底100上以包圍晶體管160。層間絕緣層126和層間絕緣層128被設置成覆蓋晶體管160。源/漏電極130a和源/漏電極130b通過在層間絕緣層126和128中形成的開口電連接至金屬化合物區124。即,源/漏電極130a和130b各自通過金屬化合物區124電連接至重摻雜區120和雜質區114。在源/漏電極130a和源/漏電極130b上分別提供連線142c和連線142d。電極130c在形成于層內絕緣層126和128中的開口處,電連接至柵電極110a。注意,在一些情況下,為了實現晶體管160等的高集成度,不形成側壁絕緣層118。
[0187]圖14A和14B中的晶體管162包括提供在層內絕緣層128上的源/漏電極142a和源/漏電極142b、電連接至源/漏電極142a和142b的氧化物半導體層144、覆蓋該源/漏電極142a和142b和氧化物半導體層144的柵絕緣層146、以及提供在柵絕緣層146上從而與氧化物半導體層144相交迭的柵電極148a。晶體管162的源/漏電極142a通過電極
130c連接至晶體管160的柵電極。
[0188]在此,氧化物半導體層144優選為通過充分地去除諸如氫之類的雜質、或者通過充分地供充足氧來純化的氧化物半導體層。具體地,例如,氧化物半導體層144中的氫濃度為5×1019原子/cm3或更小,優選為5×1018原子/cm3或更小、更優選為5×1017原子/cm3或更小。注意,氧化物半導體層144中的氫濃度通過二次離子質譜法(SIMS)來測量。在通過充分減少氫濃度來純化的氧化物半導體層144中,在充分供氧的情況下減小了由于缺氧引起的能隙中的缺陷能級,該氧化物半導體層144具有小于1×1012/cm3、優選小于1×1011/cm3或更優選小于1.45×1010/cm3的載流子濃度。例如,室溫下晶體管162的截止狀態電流
(此處,每單位溝道寬度(1μm))是100zA/μm(1zA(1zA(zeptoampere))為1×10-21A)或更小、優選為10zA/μm或更小。以此方式,通過使用被制成本征(i-型)氧化物半導體或基本為本征氧化物半導體的氧化物半導體,可獲得具有極其良好的截止狀態電流特性的晶體管162。
[0189] 注意,在圖14A和14B中的晶體管162中,氧化物半導體層144沒有被處理為島狀,從而可防止由于用于處理的蝕刻引起的氧化物半導體層144的污染。
[0190] 電容器164包括源/漏電極142a、氧化物半導體層144、柵絕緣層146、以及電極
148b。即,源/漏電極142a用作電容器164的一個電極,且電極148b用作電容器164的另一個電極。
[0191] 當在圖14A和14B中,氧化物半導體層144和柵絕緣層146被堆疊在電容器164
中時,可能獲得源/漏電極142a和電極148b之間的充分絕緣的性質。
[0192] 注意,在晶體管164和電容器164中,源/漏電極142a和142b的邊緣優選地是楔形的。在此,楔角例如是30°至60°。注意,當從垂直于截面(垂直于襯底表面的一平面)的方向觀察具有楔形形狀的層時,楔角是具有楔形形狀的層(例如,源/漏電極142a)的側表面和底表面之間的傾斜傾角。當源/漏電極142a和142b的邊緣是楔形時,可改進同氧化物半導體層144覆蓋源/漏電極142a和142b的覆蓋率且可防止斷開。
[0193] 在晶體管162和電容器164上提供層間絕緣層150,且在層間絕緣層150上提供層間絕緣層152。
[0194] <用于制造半導體器件的方法的示例>
[0195] 接著,將描述用于制造半導體器件的方法的示例。首先,將參考圖15A到15H描述
用于制造下部的晶體管160的方法,然后將參考圖16A到16E描述用于制造上部的晶體管
162的方法。
[0196] <用于制造下部中的晶體管的方法>
[0197]首先,制備包含半導體材料的襯底100(參見圖15A)。可使用由硅、碳化硅等制成的單晶半導體襯底或多晶半導體襯底、由硅鍺等制成的化合物半導體襯底、SOI襯底等作為包含半導體材料的襯底100。在此,描述其中使用單晶硅襯底作為包含半導體材料的襯底
100的示例。注意,術語“SOI襯底”一般是指其中硅半導體層設置在絕緣表面上的襯底。在本說明書等中,術語“SOI襯底”還指其中包含除硅以外材料的半導體層設置在絕緣表面上的襯底。即,“SOI襯底”中所包括的半導體層不限于硅層。此外,SOI襯底可以是其中半導體層隔著絕緣層設置在諸如玻璃襯底的絕緣襯底上的襯底。
[0198] 在襯底100上形成用作用于形成元件隔離絕緣層的掩模的保護層102(參見圖
15A)。例如,可使用利用氧化硅、氮化硅、氧氮化硅等形成的絕緣層作為保護層102。注意,在該步驟之前或之后,可將賦予n型導電性的雜質元素或者賦予p型導電性的雜質元素添加到襯底100以控制晶體管的閾值電壓。當襯底100中所包含的半導體材料是硅時,可使用磷、砷等作為賦予n型導電性的雜質。可使用硼、鋁、鎵等作為賦予p型導電性的雜質。[0199] 接著,通過使用保護層102作為掩模的蝕刻來去除襯底100在未用保護層102覆蓋的區域(即,露出區域)中的部分。通過這個蝕刻,形成與其他半導體區域相分離的半導體區域104(見圖15B)。作為蝕刻,優選進行干法蝕刻,但是可進行濕法蝕刻。取決于所要蝕刻的層的材料而適當地選擇蝕刻氣體和蝕刻劑。
[0200] 然后,形成絕緣層從而覆蓋半導體區域104,且選擇性地移除與半導體區域104交迭的區域,從而形成元件隔離絕緣層106(見圖15B)。使用氧化硅、氮化硅、氧氮化硅等形成該絕緣層。可采用蝕刻處理和拋光處理(諸如CMP)中的任一種作為用于去除絕緣層的方法。注意,在形成半導體區104之后、或者在形成元件隔離絕緣層106之后去除保護層102。[0201] 接著,在半導體區104上形成絕緣層,并且在絕緣層上形成包含導電材料的層。[0202] 之后,該絕緣層用作柵絕緣層。該絕緣層優選地具有單層結構或疊層結構,該單層結構或疊層結構具有通過CVD法、濺射法等形成的包括氧化硅、氧氮化硅、氮化硅、氧化鉿、氧化鋁、氧化鉭、氧化釔、硅酸鉿(HfSixOy(x>0且y>0))、添加氮的硅酸鉿(HfSixOy(x>0且y>0))、添加氮的鋁酸鉿(HfAlxOy(x>0且y>0))等的膜。替換地,該絕緣層可以通過高密度等離子體處理或熱氧化處理來氧化或氮化半導體區104的表面的方式來形成。可使用例如諸如He、Ar、Kr、或Xe之類的稀有氣體以及諸如氧、氧化氮、氨、氮、氫之類的氣體的混合氣體執行高密度等離子體處理。絕緣層的厚度可例如1nm到100nm,且優選地為10nm到50nm。[0203] 可使用諸如鋁、銅、鈦、鉭或鎢之類的金屬材料形成含有導電材料的層。可選地,可使用半導體材料(諸如多晶硅)來形成包含導電材料的層。對用于形成包含導電材料的層的方法沒有具體限制,并且可采用各種膜形成方法,諸如蒸鍍法、CVD法、濺射法、或旋涂法。注意,本實施例示出其中使用金屬材料來形成包含導電材料的層的情況的示例。
[0204] 此后,選擇性地蝕刻絕緣層以及包含導電材料的層,從而形成柵絕緣層108a和柵電極110a(參見圖15C)。
[0205] 接著,形成覆蓋柵電極110a的絕緣層112(參見圖15C)。然后,將磷(P)、砷(As)等添加到半導體區域104,從而形成具有淺結深度的雜質區114(參見圖15C)。注意,此處
添加了磷或砷以形成n溝道晶體管;在形成p溝道晶體管的情況下,可添加諸如硼(B)或鋁
(Al)之類的雜質元素。通過形成雜質區114,在柵絕緣層108a下方的半導體區104中形成溝道形成區11(6參見圖15C)。在此,可適當地設置所添加雜質的濃度;優選的,在半導體元件的尺寸極大地減小時增加該濃度。在此采用其中在形成絕緣層112之后形成雜質區114的步驟;替換地,可在形成雜質區114之后形成絕緣層112。
[0206]接著,形成側壁絕緣層11(8參見圖15D)。通過形成絕緣層從而覆蓋絕緣層112且然后在該絕緣層上執行高度各向異性的蝕刻,可以自對齊的方式形成側壁絕緣層118。此時,優選部分地蝕刻絕緣層112,以露出柵電極110a的頂面和雜質區114的頂面。注意,在一些情況下,為了實現晶體管160等的更高集成度,不形成側壁絕緣層118。
[0207]然后,形成絕緣層以覆蓋柵電極110a、雜質區114、側壁絕緣層118等。然后,將磷(P)、砷(As)等添加到絕緣層與雜質區114接觸的區域,從而形成重摻雜區120(參見圖
15E)。此后,移除絕緣層,且形成金屬層122從而覆蓋柵電極110a、側壁絕緣層118、重摻雜區120等(見圖15E)。金屬層122可通過各種膜形成方法(諸如真空蒸鍍法、濺射法、或旋涂法)來形成。金屬層122優選使用通過與半導體區104中所包含的半導體材料反應成為低電阻金屬化合物的金屬材料來形成。這樣的金屬材料的示例為鈦、鉭、鎢、鎳、鈷和鉑。[0208] 接著,進行熱處理以使金屬層122與半導體材料反應。因此,形成與重摻雜區120相接觸的金屬化合物區124(見圖15F)。注意,當使用多晶硅等來形成柵電極110a時,同樣在柵電極110a的與金屬層122相接觸的區域中形成金屬化合物區。
[0209]例如,可采用閃光燈的照射來作為熱處理。雖然毋庸贅言可使用另一種熱處理方法,但是優選使用可在極短時間內實現熱處理的方法來改進用于形成金屬化合物的化學反應的可控性。注意,金屬化合物區通過金屬材料和半導體材料反應而形成,并且具有足夠高的導電性。形成金屬化合物區可適當地減小電阻,并且改進元件特性。注意,在形成金屬化合物區124之后去除金屬層122。
[0210]接著,形成層間絕緣層126和層間絕緣層128從而覆蓋在上述步驟中形成的組件
(見圖15G)。可使用諸如氧化硅、氧氮化硅、氮化硅、氧化鉿、氧化鋁、或氧化鉭之類的無機絕緣材料來形成層間絕緣層126和128。此外,可使用諸如聚酰亞胺或丙烯酸之類的有機絕緣材料來形成層間絕緣層126和128。注意,在這個實施例中使用了層間絕緣層126和128的層疊結構;然而,此處公開的本發明的一個實施例并不限于這個示例。可采用單層結構或包括三層或更多層的層疊結構。在形成層間絕緣層128之后,優選通過CMP、蝕刻等來平面化層間絕緣層128的表面。
[0211]此后,在層間絕緣層中形成達到金屬化合物區124的開口,且在開口中形成源/漏電極130a和源/漏電極130b(見圖15H)。源/漏電極130a和130b可用例如以下方式形成:在包括開口的區域中通過PVD法、CVD法等形成導電層、并且隨后通過蝕刻、CMP等來去除導電層的一部分。
[0212]具體地,有可能采用例如其中在包括開口的區域中通過PVD法形成鈦薄膜且通過CVD法形成氮化鈦薄膜、并且隨后形成鎢膜以嵌入開口中的方法。在此,通過PVD法形成的鈦膜具有減少在形成鈦膜的表面上形成的氧化物膜(如,自然氧化物膜)的功能,以降低與下電極(在此是金屬化合物區124)的接觸電阻。在形成鈦膜之后形成的氮化鈦膜具有防止導電材料擴散的阻擋功能。在形成鈦、氮化鈦等的阻擋膜之后,可通過電鍍法形成銅膜。
[0213] 注意,在通過去除導電層的一部分來形成源電極/漏電極130a和130b的情況下,優選執行該工藝以使表面平面化。例如,當在包括開口的區域中形成鈦薄膜或氮化鈦薄膜、并且隨后鎢膜被形成為嵌入開口時,去除過量的鎢、鈦、氮化鈦等,并且可通過后續的CMP來改進薄膜的平面度。以這種方式使包括源電極/漏電極130a和130b的表面平面化,從而可在稍后的步驟中順利地形成電極、連線、絕緣層、半導體層等。
[0214] 注意,在此僅示出與金屬化合物區124接觸的源/漏電極130a和源/漏電極130b;然而,可在該步驟中形成與柵電極110a等接觸的電極。對用于源電極/漏電極130a和130b的材料沒有具體限制,并且可使用各種導電材料。例如,可使用諸如鉬、鈦、鉻、鉭、鎢、鋁、銅、釹、或鈧之類的導電材料。另外,考慮到稍后要進行的熱處理,源/漏電極130a和130b被優選地使用具有足夠高耐受熱處理的耐熱性的材料形成。
[0215] 通過上述工藝,形成了使用包含半導體材料的襯底100的晶體管160(見圖15H)。包括除氧化物半導體以外的材料的晶體管160可以容易地高速操作。
[0216]注意,可在以上工藝之后形成電極、連線、絕緣層等。當連線具有包括層間絕緣層和導電層的分層結構的多層結構時,可提供高度集成的半導體器件。
[0217]<用于制造上部中的晶體管的方法>
[0218]接著,將參考圖16A至16E來描述制造位于層間絕緣層128上的晶體管162的工藝。注意,圖16A至16E示出用于制造層間絕緣層128上的電極、晶體管162等的步驟;因此,省略位于晶體管162下的晶體管160等。
[0219]首先,在層間絕緣層128上形成導電層并選擇性地蝕刻,從而形成源/漏電極142a
和源/漏電極142b(見圖16A)。
[0220]導電層可通過諸如濺射法之類的PVD法、或者諸如等離子體CVD法之類的CVD法形成。可使用從鋁、鉻、銅、鉭、鈦、鉬、或鎢中選擇的元素、包含這些元素中的任一種作為組分的合金等作為導電層的材料。可使用包含錳、鎂、鋯和鈹中的一種或組合。可選地,可使用與從鈦、鉭、鎢、鉬、鉻、釹、和鈧中選擇的一種或多種元素組合的鋁。
[0221]導電層可具有單層結構、或者包含兩層或更多層的層疊結構。例如,導電層可具有鈦薄膜或氮化鈦薄膜的單層結構、含硅的鋁薄膜的單層結構、鈦薄膜層疊在鋁薄膜上的雙層結構、鈦薄膜層疊在氮化鈦薄膜上的雙層結構、或鈦薄膜、鋁薄膜及鈦薄膜依序層疊的三層結構。在導電層具有鈦膜或氮化鈦膜的單層結構的情況下,其有一項優勢,導電層易于被處理為楔形的源/漏電極142a和源/漏電極142b。
[0222]可選地,可使用導電金屬氧化物形成導電層。作為導電金屬氧化物,可使用氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦-氧化錫(In2O3-SnO2,有時被稱為ITO)的合金、氧化銦-氧化鋅(In2O3-ZnO)的合金、或含硅或氧化硅的這些金屬氧化物材料中的任一種。
[0223]導電層優選地被蝕刻,從而將要形成的源/漏電極142a和源/漏電極142b的邊緣是楔形的。此處,楔角優選為例如30°至60°。當進行蝕刻以使源/漏電極142a和142b的邊緣是楔形時,可改進同柵絕緣層146覆蓋源/漏電極142a和142b的覆蓋率且可防止斷開。
[0224]晶體管的溝道長度(L)由源電極/漏電極142a的下端部與源電極/漏電極142b
的下端部之間的距離來確定。在進行曝光來形成用于形成溝道長度(L)小于25nm的晶體
管的掩模時,優選的是,使用數個納米到數十個納米的短波長的遠紫外光。用遠紫外光曝光的分辨率較高,并且聚焦的深度較大。由此,之后形成的晶體管的溝道長度(L)可在10nm到1000nm(1μm)范圍內,并且可增加電路的速操作度。進一步,可通過晶體管尺寸減少來減少半導體器件的功耗。
[0225]可在層間絕緣層128上提供用作基底的絕緣層。該絕緣層可通過PVD法、CVD法等形成。
[0226]可在源/漏電極142a和142b上形成絕緣層。通過提供該絕緣層,可減少在之后形成的柵電極與源/漏電極142a和142b之間的寄生電容。
[0227] 接著,形成氧化物半導體層144以覆蓋源/漏電極142a和142b(見圖16B)。[0228] 可使用例如In-Sn-Ga-Zn-O基氧化物半導體的作為四金屬元素的氧化物的氧化物半導體;In-Ga-Zn-O基氧化物半導體、In-Sn-Zn-O基氧化物半導體、In-Al-Zn-O基氧化物半導體、Sn-Ga-Zn-O基氧化物半導體、Al-Ga-Zn-O基氧化物半導體、以及Sn-Al-Zn-O基氧化物半導體之類的三金屬元素的氧化物;In-Zn-O基氧化物半導體、Sn-Zn-O基氧化物半導體、Al-Zn-O基氧化物半導體、Zn-Mg-O基氧化物半導體、Sn-Mg-O基氧化物半導體、或In-Mg-O基氧化物半導體的二金屬元素的氧化物;或In-O基氧化物半導體、Sn-O基氧化物半導體、Zn-O基氧化物半導體等。
[0229]特定地,當沒有電場被施加時,In-Ga-Zn-O-基氧化物半導體材料具有足夠高的電阻且可實現足夠小的截止狀態電流,且具有較高的場效應遷移率;因此,In-Ga-Zn-O-基氧化物半導體材料適于被作為半導體器件的半導體材料。
[0230]In-Ga-Zn-O-基氧化物半導體材料的典型示例是用InGaO3(ZnO)m(m>0)表示的氧化物半導體材料。此外,還有其中用Ga替換M、用InMO3(ZnO)m(m>0)所表示的氧化物半導體材料。此處,M表示從鎵(Ga)、鋁(Al)、鐵(Fe)、鎳(Ni)、錳(Mn)鈷(Co)等中選擇的一種或多種金屬元素例如,M可以是Ga、Ga和Al、Ga和Fe、Ga和Ni、Ga和Mn、或、Ga和Co。注意,上述組合物從氧化物半導體材料可具有的晶體結構中導出,并且只是示例。
[0231]優選的是使用具有以In:Ga:Zn=1:x:y(x為0或更大,且y為0.5到5)的組分比表達的靶作為由濺射法形成氧化物半導體層144的靶。即,例如,可使用具有In2O3:Ga2O3:ZnO=1:1:2(摩爾比)的組分比的靶。另外,可能使用具有In2O3:Ga2O3:ZnO=1:1:1[摩爾比]的組分比的靶、具有In2O3:Ga2O3:ZnO=1:1:4[摩爾比]的組分比的靶、或具有In2O3:Ga2O3:ZnO=1:0:2[摩爾比]的組分比的靶。
[0232]在本實施例中,可通過用使用In-Ga-Zn-O基金屬氧化物靶的濺射法來形成具有非晶結構的氧化物半導體層144。
[0233] 在金屬氧化物靶中的金屬氧化物的相對密度是80%或更高,優選地95%或等高,進一步優選地99.9%或等高。使用具有相對較高密度的金屬氧化物靶使得有可能形成具有致密結構的氧化物半導體層144。
[0234]用于形成氧化物半導體層144的氣氛優選是稀有氣體(通常是氬)氣氛、氧氣氛、或稀有氣體(通常是氬)和氧的混合氣氛等。具體地,優選使用例如將諸如氫、水、羥基、或氫化物之類的雜質被去除以使雜質濃度被減少至1ppm或更低(優選10ppb或更低)的高純度氣體氣氛。
[0235]在形成氧化物半導體層144時,例如,所要處理的物體被保持在處理腔室中,該處
理腔室被維持在被減少的壓力中,且要處理的物體被加熱,以使該物體的溫度為100°C或更高且低于550°C,優選地,200℃到400℃。可選地,在形成氧化物半導體層144時該物體的溫度可以是室溫。然后,當處理腔室中的水分被移除時,引入其中氫、水等被移除的濺射氣體,并使用上述靶形成氧化物半導體層144。當物體被加熱時形成氧化物半導體層144時,可減少氧化物半導體層144中含有的雜質。此外,可減少因濺射造成的損壞。為了移除處理腔室中的水分,優選使用截留真空泵。例如,可使用低溫泵、離子泵、鈦升華泵等。可使用設置有冷阱的渦輪泵。由于可從用低溫泵排空的處理室中去除氫、水等,可降低氧化物半導體層144中的雜質濃度。
[0236]例如,用于形成氧化物半導體層144的條件可設置如下:物體和靶之間的距離為
170mm,壓力為0.4Pa、直流(DC)電源為0.5kW,且氣氛為氧(氧比例為100%)氣氛,氬(氬比例為100%)氣氛、或氧和氬的混合氣氛。注意,優選使用脈沖直流(DC)電源,因為可減少灰塵(如,在沉積時產生的粉末物質)并且膜厚可以是均勻的。氧化物半導體層144的厚度被設為在1nm至50nm、優選1nm至30nm、更優選1nm至10nm。使用具有這樣的厚度的氧化物半導體層144,可抑制由于晶體管尺寸減小引起的短溝道效應。注意,氧化物半導體層144的適當厚度根據要使用的氧化物半導體材料、半導體器件的預期用途等而變化;因此,該厚度可根據材料、預期用途等適當地確定。
[0237] 注意,在通過濺射法形成氧化物半導體層144之前,優選地執行其中由所引入的氬產生等離子體的反濺射,來移除附著至將要形成氧化物半導體層144的表面(如,層間絕緣層128的表面)上的材料。在此,不同于離子與濺射靶碰撞的正常濺射,反濺射是離子與要處理的表面碰撞以使該表面改性的方法。用于使離子碰撞表面的方法的示例是其中在氬氣氛下向要處理的表面施加高頻電壓并在要處理的物體附近產生等離子體的方法。注意,可使用氮、氦、氧等氣氛來代替氬氣氛。
[0238]此后,優選在氧化物半導體層144上進行熱處理(第一熱處理)。通過這個第一熱處理,可移除氧化物半導體層144中的過量氫(包括水和羥基),從而可理順氧化物半導體層的結構,且可減少能隙中的缺陷能級。第一熱處理的溫度是,例如,300°C或更高且低于
550°C,或400°C到500°C。
[0239]例如,在要處理的物體被引入包括電阻加熱元件等的電爐之后,可在氮氣氛中在
450°C下進行熱處理達1小時。在該熱處理期間,氧化物半導體層144不暴露于大氣以防止水或氫的進入。
[0240] 熱處理裝置不限于電爐;熱處理裝置可以是使用通過諸如被加熱的氣體之類的媒介所給的熱傳導或熱輻射加熱對象的裝置。例如,可使用諸如GRTA(氣體快速熱退火)裝置或LRTA(燈快速熱退火)裝置之類的RTA(快速熱退火)裝置。LRTA裝置是用于通過從諸如鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈、或高壓汞燈之類的燈發射的光(電磁波)的輻射對物體加熱的裝置。GRTA裝置是用于使用高溫氣體來進行熱處理的裝置。可使用不與要通過熱處理處理的物體反應的惰性氣體(例如,氮、或者諸如氬之類的稀有氣體)作為該氣體。
[0241]例如,作為第一熱處理,GRTA處理可如下地進行。將要處理的物體放入經加熱的惰性氣體氣氛中,加熱幾分鐘,并從惰性氣體氣氛中取出。GRTA工藝實現短時間的高溫熱處理。此外,甚至在溫度超過物體的溫度上限時也可采用GRTA工藝。注意,在該工藝期間,惰
性氣體可被切換成包括氧氣的氣體。這是因為由缺氧引起的能隙中的缺陷能級可通過在包括氧氣的氣氛中進行第一熱處理來降低。
[0242]注意,作為惰性氣體氣氛,優選使用包含氮或稀有氣體(例如,氦、氖、或氬)作為其主要組分、并且不包含水、氫等的氣氛。例如,引入熱處理裝置的氮氣、或者諸如氦氣、氖氣或氬氣之類的稀有氣體的純度為6N(99.9999%)或更大、優選7N(99.99999%)或更大
(即,雜質濃度為1ppm或更少、優選0.1ppm或更少)。
[0243]在任何情況下,當通過第一熱處理來減少雜質,以獲得作為i-型(本征)半導體或極其接近i-型半導體的氧化物半導體層144時,可實現具有極優秀特性的晶體管。
[0244]注意,上述熱處理(第一熱處理)具有移除氫、水等的有利效果,且因此可稱為去水處理,去氫處理等。脫水處理或脫氫處理還可在下述時機進行:例如,在氧化物半導體層形成之后、在柵絕緣層形成之后、或在柵電極形成之后等。這種脫水處理或脫氫處理可進行一次或多次。
[0245] 接著,形成與氧化物半導體層144相接觸的柵絕緣層14(6見圖16C)。柵絕緣層146可通過CVD法、濺射法等形成。柵絕緣層146優選被形成為包含氧化硅、氮化硅、氧氮化硅、氧化鋁、氧化鉭、氧化鉿、氧化釔、硅酸鉿(HfSixOy(x>0且y>0))、添加氮的硅酸鉿(HfSixOy
(x>0且y>0))、添加氮的鋁酸鉿(HfAlxOy(x>0且y>0))等。柵絕緣層146可具有單層結構或層疊結構。對于柵絕緣層146的厚度沒有特定限制;在減少了半導體器件的尺寸的情況下,柵絕緣層146優選為薄以使晶體管正常工作。例如,在使用氧化硅的情況下,柵絕緣層
146的厚度可以是1nm至100nm、優選10nm至50nm。
[0246]當柵絕緣層如上所述地薄時,因隧道效應等引起的柵泄漏成為問題。為了解決柵
泄漏的問題,柵絕緣薄層146優選地使用諸如氧化鉿、氧化鉭、氧化釔、硅酸鉿(HfSixO(y
x>0
且y>0))、添加氮的硅酸鉿(HfSixOy(x>0且y>0))、添加氮的鋁酸鉿(HfAlxOy(x>0且y>0))之類的高介電常數(高k)材料來形成。在為柵絕緣層146使用高k材料時,可增加柵絕緣層146的厚度從而抑制柵泄漏并確保電特性。進一步,柵絕緣層146可具有包含高k材料的膜,和包含氧化硅、氮化硅、氧氮化硅、氮氧化硅、和氧化鋁中的任一種的膜的疊層結構。[0247] 在形成柵絕緣層146之后,優選在惰性氣體氣氛或氧氣氛中進行第二熱處理。該熱處理的溫度被設為在200°C至450°C、優選250°C至350°C的范圍內。例如,可在氮氣氛中在250°C下進行熱處理達1小時。第二熱處理可減少晶體管的電特性的變化。在其中柵絕緣薄層146包括氧的情況下,氧被提供給氧化物半導體層144以補償氧化物半導體層144中的氧不足,從而氧化物半導體層可以是i型(本征)氧化物半導體層,或及其接近本征的氧化物半導體層。
[0248] 注意,在本實施例中,第二熱處理在柵絕緣層146形成之后進行;對第二熱處理的時序沒有具體限制。例如,第二熱處理可在形成柵電極之后進行。另外,第二熱處理可接著第一熱處理執行,第一熱處理也可用作第二熱處理,或第二熱處理也可用作第一熱處理。[0249] 接著,在柵絕緣層146上,在與氧化物半導體層144相交迭的區域中形成柵電極
148a且在與源/漏電極142a相交迭的區域中形成電極148b(見圖16D)。柵電極148a和電極148b可以如下方式形成:在柵絕緣層146上形成導電層并且之后選擇性地蝕刻該導電層。將成為柵電極148a和電極148b的導電層可通過諸如濺射法之類的PVD法、或者諸如等離子體CVD法之類的CVD法來形成。細節類似于源/漏電極142a等的細節,且因此,可
參考源/漏電極142a等的描述。
[0250]然后,在柵絕緣層146、柵電極148a、和電極148b上,形成層間絕緣層150和層間絕緣層152(見圖16E)。層間絕緣層150和152可通過PVD法、CVD法等形成。可使用諸如氧化硅、氧氮化硅、氮化硅、氧化鉿、氧化鋁、或氧化鉭之類的無機絕緣材料來形成層間絕緣層150和152。注意,盡管在這個實施例中使用了層間絕緣層150和152的層疊結構,此處公開的本發明的一個實施例并不限于這個示例。可采用單層結構或包括三層或更多層的層疊結構。另外,可能采用其中未提供層間絕緣層150和152的結構。
[0251]注意,優選地形成層間絕緣層152從而具有平坦表面,即使在半導體器件尺寸被減少的情況下,例如,可良好地在層間絕緣層152上形成電極、連線等。可使用諸如CMP(化學機械拋光)之類的方法來使層間絕緣層152平面化。
[0252]通過上述過程,完成了包括被純化的氧化物半導體層144的晶體管162(見圖
16E)。另外,完成電容器164。
[0253]圖16E中所示的晶體管162包括氧化物半導體層144、電連接至該氧化物半導體層
144的源/漏電極142a和142b、覆蓋氧化物半導體層144和源/漏電極142a和142b的柵絕緣層146、以及位于該柵絕緣層146上的柵電極148a。電容器164包括源/漏電極142a、氧化物半導體層144、覆蓋源/漏電極142a的柵絕緣層146、以及位于該柵絕緣層146上的電極148b。
[0254]由于氧化物半導體層144被純化,在這個實施例中的晶體管162的氫濃度為
5×1019原子/cm3或更小、優選為5×1018原子/cm3或更小、更優選為5×1017原子/cm3或更小。氧化物半導體層144的載流子密度(如,低于1×1012/cm3,更優選低于1.45×1010/cm3)足夠低于普通硅晶片的載流子密度(大約1×1014/cm3)。為此理由,截止狀態電流足夠小。例如,室溫下晶體管162的截止狀態電流(在此,每單位溝道寬度(1μm))為100zA/m(1zA
(千的七乘方分之一安培(zeptoampere))為1×10-21A)或更小、優選為10zA/μm或更小。[0255] 通過使用該被純化且本征的氧化物半導體層144,可充分減少晶體管的截止狀態電流。使用這種晶體管,可提供其中所存儲的數據可被保留極長時間的半導體器件。[0256] 本實施例中描述的結構、方法等可與其他實施例中描述的任一結構、方法等適當地組合。
[0257](實施例5)
[0258] 在本實施例中,將參考圖17A和17B、和圖18A至18D來描述不同于實施例4的、根據此處公開的發明的一個實施例的半導體器件的結構和制造方法。
[0259]<半導體器件的截面結構和平面結構>
[0260]圖17A和17B示出半導體器件的結構的示例。圖17A示出半導體器件的截面,而圖17B示出半導體器件的平面圖。在此,圖17A對應于沿圖17B中的線A1-A2和線B1-B2的截面。圖17A和17B中所示的半導體器件包括在下部的包含氧化物半導體之外的材料的晶體管160和在上部的包含氧化物半導體的晶體管162。包含除氧化物半導體以外的材料的晶體管可容易以高速操作。包括氧化物半導體的晶體管歸因于其特性可保持電荷達較長時間。
[0261] 雖然此處上述晶體管都是n溝道晶體管,但是毋庸贅言可使用p溝道晶體管。此處公開的本發明的技術本質是在晶體管162中使用氧化物半導體用于數據保留;因此,半
導體器件的具體結構并不必須限制在此處描述的結構。
[0262]在圖17A和17B中的晶體管160包括提供在包含半導體材料(如,硅)的襯底100中的溝道形成區116、包夾溝道形成區116的雜質區114和重摻雜區120(這些區域可簡單地統稱為雜質區)、提供在溝道形成區116上的柵絕緣層108a、提供在柵絕緣層108a上的柵電極110a、以及電連接至雜質區的源/漏電極130a和源/漏電極130b。在源/漏電極
130a和源/漏電極130b上分別提供連線142c和連線142d。對于半導體材料,例如可使用硅、鍺、鍺化硅、碳化硅、或砷化鎵,且優選地使用單晶硅半導體。
[0263]此處,側壁絕緣層118提供在柵電極110a側表面上。當從垂直于襯底100的主表面的方向看時,重摻雜區120位于襯底100的未與側壁絕緣層118相交迭的區域中。金屬化合物區124被提供成與重摻雜區120接觸。元件隔離絕緣層106被提供在襯底100上以包圍晶體管160。層間絕緣層126和層間絕緣層128被設置成覆蓋晶體管160。源/漏電極
130a和源/漏電極130b通過在層間絕緣層126中形成的開口電連接至金屬化合物區124。即,源/漏電極130a和130b各自通過金屬化合物區124電連接至重摻雜區120和雜質區
114。注意,在一些情況下,為了實現晶體管160等的高集成度,不形成側壁絕緣層118。[0264] 圖17A和17B中的晶體管162包括提供在層內絕緣層128上的源/漏電極142a和源/漏電極142b、電連接至源/漏電極142a和142b的島狀氧化物半導體層144、覆蓋該源/漏電極142a和142b和島狀氧化物半導體層144的柵絕緣層146、以及提供在柵絕緣層
146上從而與島狀氧化物半導體層144相交迭的柵電極148a。
[0265]此處,由于源/漏電極142a直接形成在柵電極110a上,下部的晶體管160和上部的晶體管162彼此電連接。換言之,在這個實施例中的半導體器件具有這樣的結構:其中從實施例4中的半導體器件中移除了柵電極110a的頂部表面上的組件,且在下部晶體管160上形成上部晶體管162。
[0266] 在此,氧化物半導體層144優選為通過充分地去除諸如氫之類的雜質、或者通過充分地供充足氧來純化的氧化物半導體層。具體地,例如,氧化物半導體層144中的氫濃度為5×1019原子/cm3或更小,優選為5×1018原子/cm3或更小、更優選為5×1017原子/cm3或更小。注意,氧化物半導體層144中的氫濃度通過二次離子質譜法(SIMS)來測量。在通過充分減少氫濃度來純化的氧化物半導體層144中,在充分供氧的情況下減小了由于缺氧引起的能隙中的缺陷能級,該氧化物半導體層144具有小于1×1012/cm3、優選小于1×1011/cm3或更優選小于1.45×1010/cm3的載流子濃度。例如,晶體管162的截止狀態電流(此處,每單位溝道寬度(1μm))室溫下為100zA/μ×m(1zA(1zA(千的七乘方分之一安培))為
1×10-21A或更小)、優選為10zA/μm或更小。以此方式,通過使用被制成本征(i-型)氧化物半導體或基本為本征氧化物半導體的氧化物半導體,可獲得具有極其良好的截止狀態電流特性的晶體管162。
[0267]電容器164包括源/漏電極142a、氧化物半導體層144、柵絕緣層146、以及電極
148b。即,源/漏電極142a用作電容器164的一個電極,且電極148b用作電容器164的另一個電極。
[0268]當在圖17A和17B中,氧化物半導體層144和柵絕緣層146被堆疊在電容器164
中時,可能獲得源/漏電極142a和電極148b之間的充分絕緣的性質。
[0269]注意,在晶體管164和電容器164中,源/漏電極142a和142b的邊緣優選地是楔
形的。在此,楔角例如是30°至60°。注意,當從垂直于截面(垂直于襯底表面的一平面)的方向觀察具有楔形形狀的層時,楔角是具有楔形形狀的層(例如,源/漏電極142a)的側表面和底表面之間的傾斜傾角。當源/漏電極142a和142b的邊緣是楔形時,可改進同氧化物半導體層144覆蓋源/漏電極142a和142b的覆蓋率且可防止斷開。
[0270] 在晶體管162和電容器164上提供層間絕緣層150,且在層間絕緣層150上提供層間絕緣層152。
[0271] <用于制造半導體器件的方法的示例>
[0272]接著,將描述用于制造半導體器件的方法的示例。將參考圖18A至18D描述在形成下部的晶體管160之后執行的步驟以及用于制造上部晶體管162的方法。可用類似于實施例4中所描述的方法制造下部中的晶體管160,且可參見實施例4的描述。
[0273] 首先,通過實施例4中描述的方法形成下部的160晶體管,并且然后移除晶體管
160的柵電極110a的頂部表面上的組件(見圖18A)。通過在下部晶體管160上執行拋光處理(CMP)直到柵電極110a的頂部表面被暴露出來,從而移除晶體管160的上述組件。因此,移除了置于柵電極110a上的層間絕緣層126和128以及源/漏電極130a和130b的一部分。此時,當包括層間絕緣層126和128以及源/漏電極130a和130b的表面被平坦化時,在后續步驟中可良好地形成電極、連線、絕緣層、半導體層等。實施例4中描述的電極130c不需要被形成,因為它完全由該CMP移除。
[0274] 通過以此方式執行CMP以使處理暴露出柵電極110a的頂部表面,柵電極110a和源/漏電極142a可直接彼此接觸;因此,晶體管160和晶體管160可易于彼此電連接。[0275] 接著,在層間絕緣層126和128上形成導電層并選擇性地蝕刻,從而形成源/漏電極142a、源/漏電極142b、連線142c、以及連線142d(見圖18B)。此處,源/漏電極142a直接連接至柵電極110a;連線142c直接連接至源/漏電極130a;并且連線142d直接連接至源/漏電極130b。
[0276]對于用于形成源/漏電極142a、源/漏電極142b、連線142c和142d的導電層,可使用與實施例4中類似的材料,且對于細節可參考實施例4中的描述。另外,可用類似于實施例4中所描述的方法蝕刻導電層,且對于細節可參見實施例4的描述。
[0277] 如實施例4中所述,可在源/漏電極142a和142b上形成絕緣層。通過提供該絕緣層,可減少在之后形成的柵電極與源/漏電極142a和142b之間的寄生電容。
[0278] 接著,形成氧化物半導體層來覆蓋源/漏電極142a和142b、和連線142c和142d,且選擇性地蝕刻該氧化物半導體層,從而形成氧化物半導體層144與源/漏電極142a和
142b相接觸(見圖18C)。
[0279] 可使用與實施例4中的相類似的材料與方法形成該氧化物半導體層。因此,對于氧化物半導體層的材料和成膜方法可參考實施例4。
[0280] 如此形成的氧化物半導體層,通過諸如使用掩模等的蝕刻被加工為島狀,從而形成島狀氧化物半導體層144。
[0281] 可采用干法蝕刻或濕法蝕刻作為用于蝕刻氧化物半導體層的方法。毋庸贅言,干法蝕刻和濕法蝕刻可組合使用。蝕刻條件(例如,蝕刻氣體或蝕刻劑、蝕刻時間、以及溫度)根據材料適當地設置,從而可將氧化物半導體層蝕刻成期望形狀。
[0282] 如實施例4中所述,氧化物半導體層144優選地經受熱處理(第一熱處理)。可通
過實施例4中描述的方式執行該第一熱處理,且對于細節可參考實施例4。通過第一熱處理來減少雜質,以形成作為i-型(本征)半導體或極其接近i-型半導體的氧化物半導體層
144;因此,可實現具有極優秀特性的晶體管。可在該氧化物半導體層被蝕刻之前或執行蝕刻以使該氧化物半導體層被處理為島狀之后執行該第一熱處理。
[0283] 接著,形成與氧化物半導體層144相接觸的柵絕緣層146(見圖18C)。
[0284] 可使用與實施例4中相類似的材料與方法形成該柵絕緣層146。因此,對于柵絕緣層146的材料和成膜方法可參考實施例4。
[0285]在形成柵絕緣層146之后,如實施例4,優選在惰性氣體氣氛或氧氣氛中進行第二熱處理。可以實施例4中描述的方式執行該第二熱處理,且對于細節可參考實施例4。第二熱處理可減少晶體管的電特性的變化。在其中柵絕緣薄層146包括氧的情況下,氧被提供給氧化物半導體層144以補償氧化物半導體層144中的氧不足,從而氧化物半導體層可以是i型(本征)或及其接近i型(本征)氧化物半導體層。
[0286] 注意,在本實施例中,第二熱處理在柵絕緣層146形成之后進行;對第二熱處理的時序沒有具體限制。例如,第二熱處理可在形成柵電極之后進行。另外,第二熱處理可接著第一熱處理執行,第一熱處理也可用作第二熱處理,或第二熱處理也可用作第一熱處理。[0287] 接著,在柵絕緣層146上,在與氧化物半導體層144相交迭的區域中形成柵電極
148a且在與源/漏電極142a相交迭的區域中形成電極148b(見圖18D)。柵電極148a和電極148b可以如下方式形成:在柵絕緣層146上形成導電層并且之后選擇性地蝕刻該導電層。將成為柵電極148a和電極148b的導電層可通過諸如濺射法之類的PVD法、或者諸如等離子體CVD法之類的CVD法來形成。細節類似于源/漏電極142a等的細節,且因此,可參考源/漏電極142a等的描述。
[0288] 然后,如實施例4中所述,在柵絕緣層146、柵電極148a、和電極148b上形成層間絕緣層150和層間絕緣層152。可使用與實施例4中相類似的材料與方法形成該層間絕緣層150和152。因此,對于層間絕緣層150和152的材料和成膜方法可參考實施例4。[0289] 注意,優選地形成層間絕緣層152從而具有平坦表面,因為,即使在半導體器件尺寸被減少的情況下,例如,可良好地在層間絕緣層152上形成電極、連線等。可使用諸如CMP(化學機械拋光)之類的方法來使層間絕緣層152平面化。
[0290] 通過上述過程,完成了包括被純化的氧化物半導體層144的晶體管162(見圖
18D)。另外,完成電容器164。
[0291] 圖18D中所示的晶體管162包括氧化物半導體層144、電連接至該氧化物半導體層
144的源/漏電極142a和142b、覆蓋氧化物半導體層144和源/漏電極142a和142b的柵絕緣層146、以及位于該柵絕緣層146上的柵電極148a。電容器164包括源/漏電極142a、氧化物半導體層144、覆蓋源/漏電極142a的柵絕緣層146、以及位于該柵絕緣層146上的電極148b。
[0292] 由于氧化物半導體層144被純化,在這個實施例中的晶體管162的氫濃度為
5×1019原子/cm3或更小、優選為5×1018原子/cm3或更小、更優選為5×1017原子/cm3或更小。氧化物半導體層144的載流子密度(如,低于1×1012/cm3,優選低于1.45×1010/cm3)足夠地低于普通硅晶片的載流子密度(大約1×1014/cm3)。為此理由,截止狀態電流足夠小。例如,室溫下晶體管162的截止狀態電流(在此,每單位溝道寬度(1μm))為100zA/m(1zA
(千的七乘方分之一安培(zeptoampere))為1×10-21A)或更少、優選10zA/μm或更少。[0293] 通過使用該被純化且本征的氧化物半導體層144,可充分減少晶體管的截止狀態電流。使用這種晶體管,可提供其中所存儲的數據可被保留極長時間的半導體器件。[0294] 本實施例中描述的結構、方法等可與其他實施例中描述的任一結構、方法等適當地組合。
[0295](實施例6)
[0296]在本實施例中,將參考圖19A和19B、圖20A至20D、以及圖21A至21C來描述不同于實施例4和5的、根據此處公開的發明的一個實施例的半導體器件的結構和制造方法。[0297]<半導體器件的截面結構和平面結構>
[0298]圖19A和19B示出半導體器件的結構的示例。圖19A示出半導體器件的截面,而圖19B示出半導體器件的平面圖。在此,圖19A對應于沿圖19B中的線C1-C2和線D1-D2的截面。在圖19B的平面圖中,省略諸如源/漏電極154和連線156之類的一些組件以避免復雜。圖19A和19B中所示的半導體器件包括在下部的包含氧化物半導體之外的半導體材料的晶體管160和在上部的包含氧化物半導體的晶體管162。包括除氧化物半導體以外的半導體材料的晶體管可容易地以高速操作。另一方面,包括氧化物半導體的晶體管歸因于其特性可保持電荷達較長時間。
[0299]雖然此處上述晶體管都是n溝道晶體管,但是毋庸贅言可使用p溝道晶體管。此處公開的本發明的技術本質是在晶體管162中使用氧化物半導體用于數據保留;因此,半導體器件的具體結構并不必須限制在此處描述的結構。
[0300]圖19A和19B中所示的半導體器件與實施例4和5中的半導體器件之間的差異之一在于半導體器件的平面布局。在這個實施例中,晶體管162和電容器164與晶體管160相交迭。通過采用這樣的平面布局,可實現更高度的集成。例如,假設最小特征尺寸為F,則存儲單元所占面積可以是15F2至25F2。
[0301]圖19A和19B中所示的半導體器件與實施例4和5中的半導體器件之間的另一個差異在于晶體管160中的側壁絕緣層118的存在或不存在。即,圖19A和19B中的半導體器件不包括側壁絕緣層。另外,由于沒有形成側壁絕緣層,所以沒有形成雜質區114。在其中如上所述不設置側壁絕緣層的情況下,與設置側壁絕緣層118的情況相比更容易高度集成。此外,與設置側壁絕緣層118的情況相比,可簡化制造工藝。
[0302]圖19A和19B中所示的半導體器件與實施例4和5中的半導體器件之間的另一個差異在于晶體管160中的層間絕緣層125的存在或不存在。即,圖19A和19B中的半導體器件包括層間絕緣層125。當包括氫的絕緣層被用作層間絕緣層125時,氫可被提供給晶體管160來改進晶體管160的特性。層間絕緣層125的示例是通過等離子體CVD法形成的包括氫的氮化硅層。進一步,當其中氫被充分減少的絕緣層被用作層間絕緣層126時,可防止可劣化晶體管162的特性的氫進入晶體管162。層間絕緣層126的示例是通過濺射法形成的氮化硅層。當采用這種結構時,可充分地改進晶體管160和162的特性。
[0303]圖19A和19B中所示的半導體器件與實施例4和5中的半導體器件之間的另一個差異在于晶體管162中的絕緣層143a和絕緣層143b的存在或不存在。即,圖19A和19B中的半導體器件包括絕緣層143a和143b。通過這樣提供絕緣層143a和143b,可減少柵電極148a和源/漏電極142a(或柵電極148a和源/漏電極142b)之間的所謂柵極電容,且
可增加晶體管162的操作速度。
[0304]注意,如實施例5中,由于源/漏電極142a直接形成在柵電極110a上,下部的晶體管160和上部的晶體管162彼此電連接。通過這種結構,與分別設置電極和連線的情況相比,可提高集成度。此外,可簡化制造工藝。
[0305]雖然本實施例中描述了包括所有不同的結構,但是可采用包括這些不同中的任一個的結構。
[0306]<用于制造半導體器件的方法的示例>
[0307]接著,將描述用于制造半導體器件的方法的示例。將參考圖20A至20D、以及圖
21A到21C而描述在形成下部晶體管160之后執行的步驟以及用于制造上部晶體管162的方法。下部的晶體管160可用類似于實施例4中所述方法的方法形成。對于細節,可參考實施例4的描述。注意在本實施例中,形成三個層間絕緣層125、126、和128以覆蓋晶體管
160(見圖20A)。進一步,在本實施例的晶體管160的制造工藝中不形成在圖15H等中所示的源電極/漏電極130a和130b;為了方便,即使其中不形成源電極/漏電極130a和130b的結構仍稱為晶體管160。
[0308]首先,通過實施例4中描述的方法形成下部的160晶體管,并且然后移除晶體管
160的柵電極110a的頂部表面上的組件。對于去除步驟,可使用諸如CMP(化學機械拋光)之類的拋光處理。因此,去除置于柵電極110a的頂部表面上的層間絕緣層125、126和128的部分。注意,當經受這樣的拋光處理的表面被充分地平面化時,在稍后的步驟中可良好地形成電極、連線、絕緣層、半導體層等。
[0309]接著、在柵電極110a和層間絕緣層125、126和128上形成導電層,并且選擇性地蝕刻該導電層,從而形成源/漏電極142a和源/漏電極242b(參見圖20A)。此處,源/漏電極142a被形成為直接連接至柵電極110a。
[0310] 對于用于形成形成源/漏電極142a和142b的導電層,可使用類似于實施例4中所描述的材料。另外,可用類似于實施例4中所述方法的方式來蝕刻該導電層。對于細節,可參考實施例4的描述。
[0311]然后,形成絕緣層以覆蓋源/漏電極142a和242b,并選擇性地蝕刻絕緣層,從而絕緣層143a和絕緣層143b分別被形成在源/漏電極142a和源/漏電極142b上(參見圖
20B)。
[0312]通過提供該絕緣層143a和143b,可減少在之后形成的柵電極與源/漏電極142a
和142b之間的寄生電容。
[0313]接著,形成氧化物半導體層144以覆蓋源/漏電極142a和142b,并且柵絕緣層146
被形成在氧化物半導體層144上(參見圖20C)。
[0314] 可使用實施例4中描述的材料與方法中的任意來形成氧化物半導體層144。此外,優選的是氧化物半導體層144經受熱處理(第一熱處理)。對于細節,可參考實施例4。[0315] 可使用實施例4中描述的材料與方法中的任意來形成柵絕緣層146。在柵絕緣層
146形成后,優選地在惰性氣體氣氛或氧氣氛中執行熱處理(第二熱處理)。對于細節,可參考實施例4。
[0316] 接著,在柵絕緣層146上,在與晶體管162的用作溝道形成區的區域相交迭的區域中形成柵電極148a,并且在與源或漏電極142a相交迭的區域中形成電極148b(見圖20D)。
[0317]柵電極148a和電極148b可以如下方式形成:在柵絕緣層146上形成導電層并且之后選擇性地蝕刻該導電層。將成為柵電極148a和電極148b的導電層可通過諸如濺射法之類的PVD法、或者諸如等離子體CVD法之類的CVD法來形成。細節類似于源/漏電極
142a等的細節,且因此,可參考源/漏電極142a等的描述。
[0318]然后,在柵絕緣層146、柵電極148a、和電極148b上,形成層間絕緣層150和層間絕緣層152(見圖21A)。可使用與實施例4中相類似的材料與方法形成該層間絕緣層150和152。對于細節,可參考實施例4。
[0319]注意,優選地形成層間絕緣層152從而具有平坦表面,即使在半導體器件尺寸被減少的情況下,例如,可良好地在層間絕緣層152上形成電極、連線等。可通過諸如CMP(化學機械拋光)之類的方法來使層間絕緣層152平面化。
[0320]接著,選擇性地蝕刻層間絕緣層125、126和128、氧化物半導體層144、柵絕緣層
146、以及層間絕緣層150和152,從而形成到達晶體管160的金屬化合物區124的開口(參見圖21B)。干法蝕刻或濕法蝕刻可被用作該蝕刻;在微制造方面優選采用干法蝕刻。[0321] 然后,形成源/漏電極154以嵌入開口中。此后,形成連接至源/漏電極154的連線156(見圖21C)。
[0322]例如,可以如下方式形成源/漏電極154:在含有開口的區域中通過PVD法、CVD法等形成導電層,且然后通過蝕刻、CMP等移除該導電層的部分。具體地,有可能采用例如其中在包括開口的區域中通過PVD法形成薄鈦膜且通過CVD法形成薄氮化鈦膜、并且然后形成鎢膜以嵌入開口中的方法。在此,通過PVD法形成的鈦膜具有減少在形成鈦膜的表面上形成的氧化物膜(如,自然氧化物膜)的功能,以降低與下電極(在此是金屬化合物區124)的接觸電阻。在形成鈦膜之后形成的氮化鈦膜具有防止導電材料擴散的阻擋功能。在形成鈦、氮化鈦等的阻擋膜之后,可通過電鍍法形成銅膜。
[0323]連線156可以如下方式形成:導電層形成為與源/漏電極154接觸,并且隨后選擇性地蝕刻該導電層。導電層可通過諸如濺射法之類的PVD法、或者諸如等離子體CVD法之類的CVD法形成。細節類似于源電極142a等的細節。
[0324]通過上述工藝驟,完成包括晶體管160、晶體管162和電容器164的半導體器件。
[0325]由于例如下列原因,在這個實施例中半導體器件的高度集成是可能的:晶體管
162和電容器164與晶體管160相交迭,晶體管160不包括側壁絕緣層,且源/漏電極142a
直接形成在柵電極110a上。此外,簡化了制造工藝。
[0326]進一步,在本實施例中描述的半導體器件中,含氫的絕緣層被用作層間絕緣層125且其中氫被充分減少的絕緣層被用作層間絕緣層126;因此,改進了晶體管160和162的特性。由于本實施例中的半導體器件包括絕緣層143a和143b,所謂的柵極電容被減少且增加了晶體管162的操作速度。
[0327]本實施例中描述的上述特征使得提供具有顯著優異特性的半導體器件成為可能。[0328]本實施例中描述的結構、方法等可與其他實施例中描述的任一結構、方法等適當地組合。
[0329](實施例7)
[0330]在這個實施例中,將參考圖22A到22F而描述其中將上述實施例中任一所描述的半導體器件應用至電子設備的情況。在本實施例中,描述了其中將上述半導體器件應用
到諸如計算機、移動電話(也稱為蜂窩電話或移動電話設備)、個人數字助理(包括便攜式游戲機、音頻再現設備等)、數碼相機、數碼攝像機、電子紙、或電視機(也稱為電視或電視接收機)之類的電子設備的情況。
[0331]圖22A示出其包括外殼701、外殼702、顯示部分703、鍵盤704等的筆記本個人計算機。以上實施例中所述的半導體器件設置在外殼701和外殼702中。因此,可能實現其中可高速執行數據的寫入與讀取,存儲數據達較長時間,且具有足夠低的功耗的筆記本個人計算機。
[0332]圖22B示出個人數字助理(PDA)。主體711設置有顯示部分713、外部接口715、操作按鈕714等。例如,還提供用于操作該個人數字助理的觸筆712。以上實施例中所述的半導體器件設置在主體711中。因此,可能實現其中可高速執行數據的寫入與讀取,存儲數據達較長時間,且具有足夠低的功耗的個人數字助理。
[0333]圖22C示出包括電子紙的電子書閱讀器。電子書閱讀器包括兩個外殼721和外殼
723。外殼721和外殼723分別配備有顯示部分725和顯示部分727。外殼721和723通過鉸鏈部分737連接,且可以該鉸鏈部分737作為軸被打開或閉合。另外,外殼721被提供有電源開關731、操作鍵733、揚聲器735等。以上實施例中所述的半導體器件設置在外殼
721和723中的至少一個中。因此,可能實現其中可高速執行數據的寫入與讀取,存儲數據達較長時間,且具有足夠低的功耗的電子書閱讀器。
[0334]圖22D示出包括兩個外殼704和741的移動電話。在圖22D中未折疊起來的外殼
740和741可滑動以使一個外殼覆蓋另一個外殼。因此,可減小移動電話的尺寸,這使得移動電話適于攜帶。外殼741被提供有顯示面板742、揚聲器743、話筒744、操作鍵745、指向裝置746、攝像頭透鏡747、外部連接端子748等。外殼740設置有用于對移動電話充電的太陽能電池749、外部存儲槽750等。天線被結合到外殼741中。以上實施例中所述的半導體器件設置在外殼740和741中的至少一個中。因此,可能實現其中可高速執行數據的寫入與讀取,存儲數據達較長時間,且具有足夠低的功耗的移動電話。
[0335]圖22E示出了數碼像機,其包括主體761,顯示部分767、目鏡部分763、操作開關
764、顯示部分765、電池766等。以上實施例中所述的半導體器件設置在主體761中。因此,可能實現其中可高速執行數據的寫入與讀取,存儲數據達較長時間,且具有足夠低的功耗的數碼像機。
[0336]圖22F示出了電視機,其包括外殼771、顯示部分773、支架775等。可用外殼771
的操作開關或遙控器780來操作電視機770。以上實施例中所述的半導體器件安裝在外殼
771和遙控器780中。因此,可能實現其中可高速執行數據的寫入與讀取,存儲數據達較長時間,且具有足夠低的功耗的電視機。
[0337]如上所述,在上述實施例中所描述的半導體器件被安裝在這個實施例中的電子設備上。因此,可實現具有較低功耗的電子設備。
[0338](示例1)
[0339]此處,測試根據本發明的一個實施例的半導體器件的寫入周期的次數。在該示例中,將參考圖23描述這些測試結果。
[0340]用于測試的半導體器件是具有圖1A1中的電路構造的半導體器件。在此,氧化物半導體用于對應于晶體管162的晶體管,并且電容值為0.33pF的電容器用作對應于電容器
164的電容器。
[0341]通過比較初始存儲窗口寬度以及在存儲和寫入數據被重復預定次數之后獲得的存儲窗口寬度來執行測試。通過施加0V或5V到對應于圖1A1中的第三連線的連線,并施加0V或5V到對應于圖1A1中的第四連線的連線來存儲和寫入數據。當對應于第四連線的連線的電位為0V時,對應于晶體管162的晶體管(寫入晶體管)截止;因此,保持供應到浮動柵部分FG的電位。當對應于第四連線的連線的電位為5V時,對應于晶體管162的晶體管導通;由此,向浮動柵部分點FG供應對應于第三連線的連線的電位。
[0342]存儲窗口寬度是存儲器件的特性的指標之一。在此,存儲窗口寬度表示不同存儲狀態之間的曲線(Vcg-Id曲線)中的偏移量ΔVcg,其示出對應于第五連線的連線的電位Vcg與對應于晶體管160的晶體管(讀取晶體管)的漏電流Id之間的關系。不同的存儲狀態表示向浮動柵部分FG時間0V的狀態(在下文中稱為低狀態)、以及向浮動柵部分FG時間
5V的狀態(在下文中稱為高狀態)。即,可通過掃描處于低狀態中和處于高狀態中的電位Vcg
來檢查存儲窗口寬度。
[0343] 圖23示出處于初始狀態的存儲窗口寬度、以及寫入進行1×109次之后獲得的存儲窗口寬度的測試結果。在圖23中,水平軸表示Vcg(V),而垂直軸表示Id(A)。粗實線是在高狀態數據的第一次寫入時的Vcg-Id特性的曲線。細實線是在低狀態數據的第一次寫入時的Vcg-Id特性的曲線。粗點劃線是在高狀態數據寫入1×109次之后的Vcg-Id特性的曲線。細點劃線是在低狀態數據寫入1×109次之后的Vcg-Id特性的曲線。從圖23中可見,在數據被寫入1×109次之前和之后的存儲窗口寬度沒有變化,這意味著至少直到數據寫入被執行1×109次后該半導體器件沒有劣化。
[0344]如上所述,根據此處公開的本發明的一個實施例的半導體器件的特性在數據的存儲和寫入被重復到次1×109時沒有變化,且該半導體器件具有極高的寫入持久性。即,根據此處公開的發明的一個實施例,實現了具有極高可靠性的半導體器件。
[0345](示例2)
[0346]在本示例中,將描述通過測量包括純化的氧化物半導體的晶體管的截止態電流獲得的結果。
[0347] 在該示例中,使用根據實施例4的經純化的氧化物半導體來制造晶體管。首先,考慮到包括純化的氧化物半導體的晶體管具有非常小的截止狀態電流,制備具有足夠大的
1m的溝道寬度W的晶體管,并且測量截止狀態電流。圖24示出通過測量具有1m的溝道寬度W的晶體管的截止狀態電流獲得的結果。在圖24中,水平軸表示柵電壓VG,而垂直軸表示漏極電流ID。在漏電壓VD為+1V或+10V且柵電壓VG為-20V到-5V的情況下,發現晶體管的截止狀態電流小于或等于1×10-12A。另外,發現晶體管的截止狀態電流為1aA/μm(1×10-18A/μm)或更小。
[0348]接著,將描述通過更準確地測量包含經純化的氧化物半導體的晶體管的截止狀態電流而獲得的結果。如上所述,發現包括純化的氧化物半導體的晶體管的截止態電流小于或等于1×10-12A。在此,將描述使用用于特性評估的元件,測量更準確的截止狀態電流獲得的結果。
[0349]首先,將參考圖25而描述被用于測量電流的特性評估的元件。
[0350]在圖25中的用于特性評估的元件中,三個測量系統800并聯連接。測量系統800
包括電容器802、晶體管804、晶體管805、晶體管806、以及晶體管808。根據實施例4而制造的晶體管被用作晶體管804和808。
[0351]在測量系統800中,晶體管804的源極端子和漏極端子之一、電容器802的端子之一、以及晶體管805的源極端子和漏極端子之一連接到電源(用于供應V2)。晶體管804的源極端子和漏極端子中的另一個、晶體管808的源極端子和漏極端子中的一個、電容器802的另一個端子、以及晶體管805的柵極端子彼此連接。晶體管808的源極端子和漏極端子中的另一個、晶體管806的源極端子和漏極端子之一、以及晶體管806的柵極端子連接到電源(用于供應V1)。晶體管805的源極端子和漏極端子中的另一個、以及晶體管806的源極端子和漏極端子中的另一個彼此連接,并且用作輸出端子Vout。
[0352]用于控制晶體管804的導通/截止狀態的電位Vext_b2供應至晶體管804的柵極端子。用于控制晶體管808的導通/截止狀態的電位Vext_b1供應至晶體管808的柵極端子。電位Vout從輸出端子輸出。
[0353]接著,將描述使用上述測量系統來測量電流的方法。
[0354]首先,概述其中施加電位差以測量截止態電流的初始化時間段。在初始化時間段中,用于使晶體管808導通的電位Vext_b1輸入至晶體管808的柵極端子,而電位V1供應至節點A,節點A是連接到晶體管804的源極端子和漏極端子中的另一個的節點(即,連接到晶體管808的源極端子和漏極端子中的一個、電容器802的端子中的另一個、以及晶體管
805的柵極端子的節點)。在此,電位V1是例如高電位。晶體管804截止。
[0355]此后,用于使晶體管808截止的電位Vext_b1輸入到晶體管808的柵極端子,從而晶體管808截止。在晶體管808截止之后,將電位V1設為低。晶體管804保持截止。電位V2是與電位V1相同的電位。由此,完成初始化時間段。當完成初始化時間段時,在節點A與晶體管804的源電極和漏電極中的一個之間生成電位差,并且同樣,在節點A與晶體管808的源電極和漏電極中的另一個之間生成電位差。因此,少量電荷流經晶體管804和晶體管
808。即,引起截止狀態電流。
[0356]接著,簡述截止狀態電流的測量時間段。在測量時間段,晶體管804的源極端子和漏極端子中的一個的電位(即,V2)以及晶體管808的源極端子和漏極端子中的另一個的電位(即,V1)被固定在低電位。另一方面,在測量時間段中,節點A的電位不固定(節點A處于浮動狀態)。相應地,電荷通過晶體管804流動,并且節點A處存儲的電荷量隨時間改變。節點A的電位根據存儲在節點A中的電荷量而改變。即,輸出端子的輸出電位Vout也改變。
[0357]圖26示出其中應用電位差的初始化時間段中以及之后的測量時間段中的電位之間的關系的細節(時序圖)。
[0358] 在初始化時間段中,首先,電位Vext_b2被設為使晶體管804導通的電位(高電位)。因此,節點A的電位變成V2,即低電位(VSS)。此后,電位Vext_b2被設為使晶體管804截止的電位(低電位),從而晶體管804截止。接著,電位Vext_b1被設為使晶體管808導通的電位(高電位)。因此,節點A的電位變成V1,即高電位(VDD)。此后,將電位Vext_b1設為使晶體管808截止的電位。相應地,節點A成為浮動狀態,并且初始化時間段完成。[0359] 在之后的測量時間段中,將電位V1和電位V2設為使電荷流向節點A的電位或者使電荷從節點A流出的電位。在此,電位V1和電位V2各自為低電位(VSS)。注意,在測量輸出
電位Vout時,由于輸出電路需要被操作,在一些情況下V1被暫時設為高電位(VDD)。將其中V1為高電位(VDD)的時間段被設為較短,從而不影響測量。
[0360] 當如上所述施加電位差并開始測量時間段時,存儲在節點A處的電荷量隨時間改變,這相應地導致節點A的電位改變。這意味著晶體管805的柵極端子的電位改變;因此,輸出端子的輸出電位Vout也隨時間改變。
[0361] 以下將描述用于基于所獲得的輸出電位Vout計算截止狀態電流的方法。
[0362] 在截止狀態電流的計算之前,獲得節點A的電位VA和輸出電位Vout之間的關系。使用這個關系,可從輸出電位Vout獲取節點A的電位VA。根據上述關系,節點A的電位VA可通過以下等式表達為輸出電位Vout的函數。
[0363] [公式1]
[0364] VA=F(Vout)
[0365] 使用節點A的電位VA、連接至節點A的電容CA、以及常數(const)通過以下等式來表達節點A的電荷QA。在此,連接到節點A的電容CA是電容器802的電容與其他電容之和。[0366] [公式2]
[0367] QA=CAVA+const
[0368] 由于通過相對于時間對流向節點A的電荷求微分來獲得節點A的電流IA,因此節點A的電流IA用以下等式表示。
[0369] [0370] [公式3]
[0371] 以此方式,可根據連接到節點A的電容CA和輸出端子的輸出電位Vout來獲取節點A的電流IA。
[0372] 通過上述方法,可測量在處于截止狀態的晶體管的源極和漏極之間流動的漏電流
(截止狀態電流)。
[0373]在該示例中,使用經純化的氧化物半導體來制造晶體管804和晶體管808。這些晶體管的溝道長度(L)與溝道寬度(W)的比率為L/W=1:5。在平行設置的測量系統800中,電容器802的電容為100fF、1pF、以及3pF。
[0374]注意,在該示例的測量中,VDD為5V,而VSS為0V。在測量時間段中,當電位V1基本上設為VSS且只在每10至300秒中的100毫秒的時間段中設為VDD時,測量Vout。此外,在計算流過元件的電流I時所用的Δt為約30000秒。
[0375] 圖27示出電流測量中的流逝時間Time(時間)和輸出電位Vout之間的關系。可從圖27中看出電位隨著時間流逝而變化。
[0376] 圖28示出以上述電流測量中計算的截止狀態電流。圖28示出源-漏電壓V和截止狀態電流I之間的關系。根據圖28,在源-漏電壓為4V的條件下,截止狀態電流為約
40zA/μm。此外,當源-漏電壓為3.1V的條件下,截止狀態電流為10zA/μm或更小。注意,
1zA等于10-21A。
[0377] 如上所述,從這個示例可確認,在包括純化氧化物半導體的晶體管中截止狀態電流足夠小。
[0378] 本申請基于2010年1月15日向日本專利局提交的日本專利申請系列號
2010-007482,該申請的全部內容通過引用結合于此。

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