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微電子裝置及其集成電路的制造方法.pdf

關 鍵 詞:
微電子 裝置 及其 集成電路 制造 方法
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摘要
申請專利號:

CN201110122230.1

申請日:

2011.05.06

公開號:

CN102556945B

公開日:

2015.01.28

當前法律狀態:

授權

有效性:

有權

法律詳情: 授權|||實質審查的生效IPC(主分類):B81C 1/00申請日:20110506|||公開
IPC分類號: H01L21/98 主分類號: H01L21/98
申請人: 臺灣積體電路制造股份有限公司
發明人: 蔡尚穎; 彭榮輝; 黃信錠; 林宏樺; 吳銘棟; 劉丙寅; 黃耀德; 謝元智
地址: 中國臺灣新竹市新竹科學工業園區力行六路八號
優先權: 2010.12.13 US 12/966,756
專利代理機構: 北京中原華和知識產權代理有限責任公司 11019 代理人: 壽寧;張華輝
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法律狀態
申請(專利)號:

CN201110122230.1

授權公告號:

102556945B||||||

法律狀態公告日:

2015.01.28|||2012.10.17|||2012.07.11

法律狀態類型:

授權|||實質審查的生效|||公開

摘要

本發明是有關于一種微電子裝置的形成方法。此方法包含在第一基板上形成接合墊;在第一基板上形成接線墊;在第一基板上、接線墊的側壁與頂面上以及在接合墊的側壁形成保護層,以至少部分地暴露接合墊的頂面;借由接合墊接合第一基板與第二基板;打開第二基板,以暴露接線墊;以及移除保護層。

權利要求書

1.一種微電子裝置的制造方法,其特征在于包含:
形成一接合墊在一第一基板上;
形成多個接線墊在該第一基板上;
形成一保護層在該第一基板上、上述接線墊的側壁與頂面上以及該接
合墊的側壁上,以至少部分地暴露該接合墊的頂面;
借由該接合墊接合該第一基板至一第二基板;
打開該第二基板,以暴露上述接線墊;以及
移除該保護層。
2.如權利要求1所述的制造方法,其特征在于形成該保護層包含制造
一材料層選自于由氧化硅、氮化硅、氮氧化硅、非晶硅、非晶碳以及鉆石
狀碳所組成的族群。
3.如權利要求2所述的制造方法,其特征在于更包含:
在接合該第一基板至該第二基板之前,形成一深溝槽在第二基板中,其
中在接合該第一基板至該第二基板之后,該深溝槽面對該第一基板且與上
述接線墊對齊。
4.如權利要求1所述的制造方法,其特征在于更包含:
切割該第一和該第二基板,以形成多個組件芯片;
分別固定上述組件芯片至多個封裝基板;以及
形成多個電線分別從上述接線墊至上述封裝基板。
5.如權利要求1所述的制造方法,其特征在于打開該第二基板的
步驟,包含對于該第二基板執行一研磨工藝、一局部切割工藝或上述兩者
的結合。
6.如權利要求1所述的制造方法,其特征在于形成該接合墊步驟,該
接合墊選自由金、銅、銦、鋁、錫、鍺、鈦、鈀、鎳以及硅所組成的材料
且其中接合該第一基板至該第二基板步驟,包含執行一共晶接合。
7.如權利要求1所述的制造方法,其特征在于該微電子裝置包含一微
機電系統裝置。
8.一種集成電路的制造方法,其特征在于包含:
形成一微電子裝置在一第一基板上;
形成一第一接合墊在該第一基板上,且該第一接合墊圍繞該微電子裝
置;
形成多個接線墊在該第一基板上且與該微電子裝置接近;
形成一保護層在該上第一基板上,實質上覆蓋上述接線墊,以至少部
分地暴露該接合墊的該頂面;
形成一第二接合墊在該第二基板上;
借由該第一與該第二接合墊接合該第一基板至第二基板;
采用切割和研磨的其中之一對該第二基板進行處理,以暴露上述接線
墊:以及
移除該保護層。
9.如權利要求8所述的集成電路的制造方法,其特征在于該第一接合
墊與該第二接合墊對齊,且分別包含一第一材料以及一第二材料,其中一
組該第一和該第二材料選自由金和錫、金和銦、銅和銅、鋁和鍺、鋁和錫、鈦
和鋁、鋁和鎳以及鋁和硅。
10.如權利要求9所述的集成電路的制造方法,其特征在于更包含形
成一深溝槽在與上述接線墊對應的區域的該第二基板中,且利用共晶接合
接合該第一基板至該第二基板。

說明書

微電子裝置及其集成電路的制造方法

技術領域

本發明是有關于一種微電子裝置的制造方法,特別是有關于一種晶圓
級封裝中防止金屬墊損害的方法。

背景技術

在微機電系統(MEMS)裝置的晶圓級封裝中,使用了共晶接合方法。然
而,在切割研磨工藝中,會產生破碎的硅碎片,可能會刮傷金屬墊以及造
成嚴重的腐蝕問題。有鑒于此,需要一種晶圓級封裝方法來解決上述的問
題。

由此可見,上述現有的晶圓級封裝在產品結構、制造方法與使用上,顯
然仍存在有不便與缺陷,而亟待加以進一步改進。因此如何能創設一種新
的微電子裝置及其集成電路的制造方法,亦成為當前業界極需改進的目標。

有鑒于上述現有的晶圓級封裝存在的缺陷,本發明人基于從事此類產
品設計制造多年豐富的實務經驗及專業知識,并配合學理的運用,積極加
以研究創新,以期創設一種新的微電子裝置及其集成電路的制造方法,能
夠改進一般現有的晶圓級封裝,使其更具有實用性。經過不斷的研究、設
計,并經過反復試作樣品及改進后,終于創設出確具實用價值的本發明。

發明內容

本發明的主要目的在于,克服現有的晶圓級封裝存在的缺陷,而提供
一種新的微電子裝置及其集成電路的制造方法,所要解決的技術問題是使
其借由接合墊接合第一基板至第二基板;打開第二基板,以暴露上述接線
墊;以及移除保護層,非常適于實用。

本發明的另一目的在于,克服現有的晶圓級封裝存在的缺陷,而提供一
種新的微電子裝置及其集成電路的制造方法,所要解決的技術問題是使其
借由該第一與該第二接合墊接合該第一基板至第二基板;采用切割和研磨
的其中之一對該第二基板進行處理,以暴露接線墊:以及移除該保護層,從
而更加適于實用。

本發明的目的及解決其技術問題是采用以下技術方案來實現的。依據
本發明提出的一種微電子裝置的制造方法,其中包含:形成一接合墊在一
第一基板上;形成多個接線墊在該第一基板上;形成一保護層在該第一基
板上、上述接線墊的側壁與頂面上以及該接合墊的側壁上,以至少部分地
暴露該接合墊的頂面;借由該接合墊接合該第一基板至一第二基板;打開
該第二基板,以暴露上述接線墊;以及移除該保護層。

本發明的目的及解決其技術問題還可采用以下技術措施進一步實現。

前述的制造方法,其中所述的形成該保護層包含制造一材料層選自于
由氧化硅、氮化硅、氮氧化硅、非晶硅、非晶碳以及鉆石狀碳(diamond-like
carbon;DLC)所組成的族群。

前述的制造方法,其中所述的更包含:在接合該第一基板至該第二基
板之前,形成一深溝槽在第二基板中,其中在接合該第一基板至該第二基
板之后,該深溝槽面對該第一基板且與上述接線墊對齊。

前述的制造方法,其中所述的更包含:切割該第一和該第二基板,以
形成多個組件芯片;分別固定上述組件芯片至多個封裝基板;以及形成多
個電線分別從上述接線墊至上述封裝基板。

前述的制造方法,其中所述的打開該第二基板的步驟,包含對于該第
二基板執行一研磨工藝、一局部切割工藝或上述兩者的結合。

前述的制造方法,其中所述的形成該接合墊步驟,該接合墊系選自由
金(Au)、銅(Cu)、銦(In)、鋁(Al)、錫(Sn)、鍺(Ge)、鈦(Ti)、鈀(Pd)、
鎳(Ni)以及硅(Si)所組成的材料且其中接合該第一基板至該第二基板步
驟,包含執行一共晶接合。

前述的制造方法,其中所述的該微電子裝置包含一微機電系統(MEMS)
裝置。

本發明的目的及解決其技術問題還采用以下技術方案來實現。依據本
發明提出的一種集成電路的制造方法,其中包含:形成一微電子裝置在一
第一基板上;形成一第一接合墊在該第一基板上,且該第一接合墊圍繞該
微電子裝置;形成多個接線墊在該第一基板上且與該微電子裝置接近;形
成一保護層在該上第一基板上,實質上覆蓋上述接線墊,以至少部分地暴
露該接合墊的該頂面;形成一第二接合墊在該第二基板上;借由該第一與
該第二接合墊接合該第一基板至第二基板;采用切割和研磨的其中之一對
該第二基板進行處理,以暴露上述接線墊:以及移除該保護層。

本發明的目的及解決其技術問題還可采用以下技術措施進一步實現。

前述的集成電路的制造方法,其中所述的該第一接合墊與該第二接合
墊對齊,且分別包含一第一材料以及一第二材料,其中一組該第一和該第
二材料選自由金(Au)和錫(Sn)、金(Au)和銦(In)、銅(Cu)和銅(Cu)、鋁(Al)
和鍺(Ge)、鋁(Al)和錫(Sn)、鈦(Ti)和鋁(Al)、鋁(Al)和鎳(Ni)以及鋁(Al)
和硅(Si)。

前述的集成電路的制造方法,其中所述的更包含形成一深溝槽在與上
述接線墊對應的區域的該第二基板中,且利用共晶接合接合該第一基板至
該第二基板。

本發明與現有技術相比具有明顯的優點和有益效果。由以上技術方案
可知,本發明的主要技術內容如下:一種微電子裝置的制造方法,包含在第
一基板上形成接合墊;在第一基板上形成多個接線墊;在第一基板上形成
保護層,且接線墊的側壁與頂面上以及該接合墊的側壁上,以至少部分地暴
露接合墊的頂面;借由接合墊接合第一基板至第二基板;打開第二基
板,以暴露上述接線墊;以及移除保護層。依據本發明一實施方式的一種
集成電路的制造方法,包含在第一基板上形成微電子裝置;在第一基板上
形成第一接合墊,且第一接合墊圍繞微電子裝置;在第一基板上形成多個
接線墊,且接近與該微電子裝置;形成一保護層在上第一基板上,實質上
覆蓋接線墊,以至少部分地暴露接合墊的頂面;在第二基板上形成一第二
接合墊;借由該第一與該第二接合墊接合該第一基板至第二基板;采用切
割和研磨的其中之一對該第二基板進行處理,以暴露接線墊:以及移除該
保護層。

借由上述技術方案,本發明微電子裝置及其集成電路的制造方法至少
具有下列優點及有益效果:

在一實施方式中,在第一基板上形成保護層,包含在第一基板上沉積保
護材料層;以及圖案化保護層,暴露接合墊頂面。在另一實施方式中,形
成保護層,且其材料選自由氧化硅、氮化硅、氮氧化硅、非晶硅、非晶碳以
及鉆石狀碳(diamond-like?carbon;DLC)所組成。在另一實施方式中,圖
案化材料層包含使用蒸氣氫氟酸刻蝕保護層。在另一實施方式中,利用至
少一個以上切割和研磨工藝來打開第二基板。

在另一實施方式中,更包含切割第一和第二基板,以形成多個組件芯
片;固定多個組件芯片至分別的封裝基板上;以及從接線墊至分別的封裝
基板之間形成電線。在又另一實施方式中,打開第二基板步驟,更包含執
行研磨工藝至第二基板。在再另一實施方式中,打開第二基板包含實施局
部切割工藝至第二基板。在另一實施方式中,由接合墊接合第一基板至第
二基板的步驟,包含實施共晶接合。在另一實施方式中,接合墊的材料選
自由金(Au)、銅(Cu)、銦(In)、鋁(Al)、錫(Sn)、鎵(Ge)、鈦(Ti),鈀(Pd)、
鎳(Ni)以及硅(Si)所組成的族群。微電子裝置包含微機電系統(MEMS)裝置。

在一實施方式中,第一接合墊與第二接合墊對齊,且分別包含第一材
料以及第二材料。第一和第二材料的配對選自由金(Au)以及錫(Sn)、金(Au)
以及銦(In)、銅(Cu)以及銅(Cu)、鋁(Al)以及鎵(Ge)、鋁(Al)以及錫(Sn)、
鈦(Ti)以及鋁(Al)、鋁(Al)以及鎳(Ni)和鋁(Al)以及硅(Si)的配對所組成
的材料。在另一實施方式中,移除保護層包含使用氫氟酸(HF)蒸氣以及含
氧等離子體進行刻蝕工藝。再另一實施方式中,利用共晶接合法接合第一
基板至第二基板。在切割第二基板前,更包含研磨第二基板的背面。

本發明揭露也提供另一實施方式。方法包含在第一基板上形成微電子
裝置;在第一基板上形成第一接合墊,且其圍繞微電子裝置;在第一基板
上形成保護層;圖案化保護層,至少部分地暴露第一接合墊的頂面,且有
一部分覆蓋在第一接合墊的側壁上,有一部分的保護層的頂面高于第一接
合墊的頂面;以及由第一接合墊接合第一基板至第二基板。

在一實施方式中,有部分的保護層延伸至第一接合墊的頂面。在另一
實施方式中,方法更包含在接合前,在第一基板上形成接線墊,且鄰近微
電子裝置;研磨或部分切割第二基板,以暴露接線墊;以及移除保護層。在
另一實施方式中,方法更包含在接合前,在第二基板上更包含形成第二接
合墊,在第一和第二接合墊之間利用共晶接合接合第一基板至第二基板。

上述說明僅是本發明技術方案的概述,為了能夠更清楚了解本發明的
技術手段,而可依照說明書的內容予以實施,并且為了讓本發明的上述和
其它目的、特征和優點能夠更明顯易懂,以下特舉較佳實施例,并配合附
圖,詳細說明如下。

附圖說明

圖1是根據本發明的一實施方式的一種集成電路(IC)的制造方法流程
圖。

圖2至圖9是繪示利用圖1制造方法來制造集成電路過程中,在不同
階段的集成電路的剖面結構示意圖。

圖10繪示根據本發明一實施方式的一種集成電路結構的俯視圖。

圖11繪示根據本發明另一實施方式的一種集成電路結構的剖面結構示
意圖。

100:制造方法????????242:凹處

102-122:步驟????????244:柱狀間結構特征

200:集成電路????????246:抗粘附層

205:第一晶圓????????247:深溝槽

230:第二晶圓

210、240:基版

222:接線墊

215:IC

224:保護層

220a、220b、248a、248b:接合墊

300:集成電路(IC)結構300

具體實施方式

為更進一步闡述本發明為達成預定發明目的所采取的技術手段及功
效,以下結合附圖及較佳實施例,對依據本發明提出的微電子裝置及其集成
電路的制造方法其具體實施方式、結構、方法、步驟、特征及其功效,詳
細說明如后。

下面將更詳細地討論本發明的實施方式。然而,此實施方式可為各種
發明概念的應用,可具體實行在各種不同特定的范圍內。特定的實施方式
是僅以說明為目的,且不受限于揭露的范圍。在不同的例子中,說明書可
中重復引用的數字和/或字母,此目的是為簡單和清晰,本身并不決定的各
種實施方式和/或結構之間的關系。此外,在之后的描述中,形成第一個功
能組件在第二個功能組件之上或上,表示可能包含一實施方式,第一個直
接接觸第二個功能組件,且可包含實施方式中,插入附加功能組件于第一
與第二功能組件,使第一個和第二個功能組件可能沒有直接接觸。

圖1表示依據本發明一實施方式的一種集成電路的制造方法100的流
程圖。圖2至圖9繪示利用制造方法100制造集成電路200過程中,在不
同階段的集成電路200的剖面結構示意圖。下述的內容為共同參考圖1至
圖9、方法100以及集成電路200而得。附加步驟可提供在方法100之
前、之中以及之后,且下述的一些步驟可被取代或移除。

參考圖1以及圖2,實施方法由步驟102開始,在第一晶圓205上形成
接合墊和接線墊。第一晶圓205包含第一基板210。基板210的材料包
含硅。另一方面,基板210的材料可包含另一半導體元素,如鍺。基板210
也可為化合物半導體,如碳化硅、砷化鎵、砷化銦以及磷化銦。基板210
包含合金半導體,如硅鍺、硅鎵碳化物、磷化鎵砷以及磷化鎵銦。基板210
可包含多晶層。舉例來說,基板可有多晶層覆蓋在半導體上。除此之外,基
板210可包含絕緣底半導體(semiconductor-on-insulator;SOI)的結
構。舉例來說,基板包含由植氧隔離法(separation?by?implanted?oxygen;SIMOX)
所形成的埋入氧化物(buried?oxide;BOX)層。基板210包含不同的p型摻
雜區和/或n型摻雜區,實施方法可為離子植入且/或擴散法。這些摻雜區
在基板210中可提供不同功能裝置或功能組件,如晶體管或成像傳感器。基
板210包含側邊隔離功能組件(lateral?isolation?features),以隔離基
板210上不同的裝置。舉例來說,基板210有淺溝槽隔絕(STI),且可由光
刻圖案化(lithography?patterning)、刻蝕以及介電材料沉積法來形成淺
溝槽隔絕(STI)。基板210包含至少多個部分已圖案化的介電層和構成內聯
機的圖案化導電層,內聯機用來連結各種p型與n型摻雜區以及其它功能
組件。舉例來說,基板210可包含部分多層內聯機(multi-layer
interconnect;MLI)結構以及層間介電層(inter-level?dielectric;ILD)
配置在MLI結構中。

根據一實施方式,基板210包含集成電路(integrated?circuit;IC)裝
置215,如微機電系統(micro-electro?mechanical?system;MEMS)裝置。依
據一實施例,依照所需功能,MEMS裝置可包含一或多個可移動的功能
組件,因此需要適當的封裝使MEMS裝置可發揮功用。IC裝置215可附加包
含一或多個場效晶體管(FET),例如互補式金屬-氧化層-半導體
(complementary?metal-oxide?semiductor;CMOS)晶體管。

第一晶圓205包含配置在基板210上的一或多個接合墊220,如接合墊
220a和220b。接合墊220是用來接合晶圓,以提供IC裝置215適當的封
裝。在一實施方式中,接合墊220包含有適當的材料,使其可在晶圓之間
進行共晶接合。舉例來說,接合墊220包含金。在另一實施方式中,接合
墊220包含一個材料選自由金(Au)、銅(Cu)、銦(In)、鋁(Al)、錫(Sn)、
鎵(Ge)、鈦(Ti)、鈀(Pd),鎳(Ni)、硅(Si)及其適當組合所組成的族群。在另
一實施方式中,由俯視觀察,接合墊220的尺寸范圍在約10微米至約100
微米之間。舉例來說,從俯視角觀察,接合墊220可為圓形,且其直徑在
范圍約10微米至約100微米之間。在另一實施方式中,接合墊220包含拉
長的形狀,例如接合圈,其寬度在約10微米至約100微米之間。接合墊20
可由適當的技術來形成,如包含沉積和刻蝕法。

第一晶圓205也包含配置在基板210上的一或多個接線墊222。接線墊
222是用來電性連結IC裝置215至封裝基板或印刷電路板(printed?circuit
board;PCB)。在一實施方式中,接線墊222電性連結至IC裝置215。在另
一實施方式中,接線墊222包含適當的導電材料。舉例來說,接線墊222
的材料包含鋁或金。在一實施方式中,由俯視角觀察,接線墊222的尺寸
范圍在約20微米至約100微米之間。舉例來說,從俯視角觀察,接線墊222
為圓形,且其半徑范圍在約20微米至約100微米之間。依據不同的實施
例,接線墊222可包含半徑約40微米、60微米、80微米或100微米。接
線墊222可由適當技術所形成,如包含沉積和刻蝕法。接合墊220以及接
線墊222可在一步驟中同時形成,或可分別形成而具有不同材料且/或厚度
(或高度)。

參考圖1和圖3,方法100中的步驟104為在第一晶圓205上形成保護
層224。在一實施方式中,保護層224包含氧化硅、氮化硅、氮氧化硅、非
晶硅、非晶碳、類鉆石碳(diamond-like?carbon;DLC)或其它工藝兼容
(process?compatible)的材料,如可與CMOS工藝相容材料。在另一實施方
式中,保護層224包含光阻材料。可用適當的技術方法來形成保護層
224,如化學氣相沉積法(CVD)、旋轉涂布法(spin-on?coating)或物理氣相
沉積法(PVD)。

保護層224需具有足夠的厚度可保護不同的功能組件(如接線墊),以
防止在隨后研磨與切割工藝中損害組件。保護層224厚度主要取決于保護
層224材料的特性。在一實施方式中,保護層224的厚度大于約0.1微
米。在另一實施方式中,當保護層224使用阻隔材料時,可利用旋轉涂布
法在第一晶圓205之上形成阻隔材料,使阻隔材料可實質上填滿接合墊220
以及接線墊222之間的縫隙。在此例子中,保護層224的厚度實質上等于
或高于接合墊與接線墊的厚度。

參考圖1以及圖4,在方法100中的步驟106,圖案化保護層224的方
法可為任何適當的技術。在一實施方式中,圖案化方法包含光刻工藝
(lithography?process)以及刻蝕工藝。在光刻工藝中,可在保護層224上
形成和圖案化光阻層,讓圖案化光阻層的開口(openings)實質暴露接合墊
220的頂面。在一實施例中,可用旋轉涂布法(spin-on?coating)來在基板
210上形成光阻層以及使用光刻法來圖案化光阻層,其中光刻工藝包含暴露
光阻層在輻射光束下。輻射光束可為光束。舉例來說,光阻層透過具有圖
案的光罩,在UV光下進行曝光。曝光過程可使用步進器來進行步進重復法
(step-and-repeat?method),或使用掃描儀進行步進掃描法(step-and-scan
method)。在一實施例中,使用光刻工藝來形成已圖案化的光阻層,其步驟
包含軟烘(soft?baking)、對準光罩、曝光圖案化、曝光后烘烤
(post-exposure?baking)、顯影(developing)以及硬烤(hard?baking)。光
刻工藝可用其它方法取代的,如無光罩圖案化、電子束曝光(electron-beam
writing)或離子束曝光(ion-beam?writing)。

刻蝕被圖案化光阻層中的開口(openings)所暴露的保護層224,以暴露
接合墊220的部分頂面。刻蝕工藝可包含濕式刻蝕且/或干式刻蝕。在一實
施例中,利用氫氟酸(HF)蒸氣來刻蝕由氧化硅所組成的保護層224。在另一
實施例中,利用稀釋氫氟酸來刻蝕氧化硅所組成的保護層224。此外,甚至
可選擇性的使用具有化學刻蝕效果、物理離子銑切(a?physical?ion
milling)且/或以上所述的組合的氣相干式刻蝕。在不同的實施方式中,等
離子體干式刻蝕可利用部分離子化的氣體,其包含氟、氯、氧以及/或氫的
自由基。之后,再以濕式剝除法(wet?striped)或灰化法去除上述圖案化光
阻層。

已圖案化的保護層224會覆蓋接合墊220的側壁。在此實施方式
中,覆蓋在接合墊220側壁的已圖案化的保護層224具有一高度高于接合
墊220的高度,成為類似插座的結構,且在隨后的接合步驟中,可當作阻
擋墻用來保留被擠壓出的共晶化合物。因此,可消除或減輕共晶化合物的
擠出問題。可適當的選擇使用刻蝕工藝,以用來達到預設的圖案化保護層
22的結構。在另一實施方式中,在接合墊220側壁上的圖案化保護層224
更可延伸至接合墊220的頂面,其厚度T可為約1微米或更大,如圖4所
繪示。

參考圖1、圖5及圖6,方法100中的步驟108,利用接合墊220接合
第二晶圓230至第一晶圓205。第二晶圓230包含第二基板(或帽基
板)240。在一實施例中,帽基板240為硅基板。在另一實施例中,帽基板
240可包含另一適合材料。在一實施方式中,帽基板240可有一或多個凹處
242對應于第一晶圓205的IC裝置215。凹處242可被設計成適當的幾何
圖形及尺寸,以提供空間給IC裝置215的可移動功能組件。可利用光刻以
及刻蝕工藝來形成凹處242。第二晶圓230的凹處242可更包含一或多個柱
狀結構特征244,用來防止功能組件在IC裝置215中沾粘的問題。柱狀結
構特征244可附加或可選擇性的用來限制IC裝置215的可移動功能組件的
移動范圍,且因此柱狀結構特征244可以視為止動器。在另一實施方
式中,第二晶圓230更包含一抗粘附層246,其具有適當材料可減少表面粘
附力,使IC裝置215的可移動功能組件(如MEMS裝置)的機械恢復力大于
表面粘附力。因此,IC裝置215的可移動功能組件粘附/固定至第二晶圓
230的問題可被消除或減少。在另一實施方式中,使用以氯硅烷為基礎的涂
料是用來形成抗粘附層246。在另一實施方式中,使用二甲基二氯硅烷
(dichlorodimethylsilane)來形成抗粘附層246。在另一實施方式中,蒸氣
相法(vapor?phase?process)可用來形成抗粘附層246。

第二晶圓130更包含深溝槽247,且其配置鄰近于在第一晶圓205的一
面上。在相對應于接線墊222的范圍內形成深溝槽247,因此在接合第一晶
圓130與第二晶圓230之后,深溝槽247會對齊接線墊222。在一實施方式
中,用來形成深溝槽247的刻蝕法,包含深反應離子刻蝕(deep
reactive-ion?etching;DRIE),且其為一種高度非均向的刻蝕工藝(highly
anisotropic?etch?process),可用來在晶圓中制造深和陡峭的孔和槽。DRIE
技術包含低溫型以及波希(Bosch)法。深溝槽247主要用以減少與接線墊222
對齊部分的第二晶圓厚度,此區域也將在隨后的步驟被打開且暴露接線墊
222。借由減少與接線墊222對齊的第二晶圓230厚度,可利用額外的切割
和/或研磨來打開在上述對應區域中的第二基板230。

第二晶圓230更包含在帽基板240上的接合墊248(接合墊248a和
248b),且接合墊248分別與第一晶圓205接合墊220對齊。接合墊248有
適當幾何圖形且相似于接合墊220,其尺寸可等于或小于相對于接合墊220
的尺寸。舉例來說,在俯視角觀察時,接合墊248的尺寸范圍在約10微米
至100微米之間。在一實施方式中,接合墊248可使用適當的材料與接合
墊220進行共晶接合。不同的實施方式中,接合墊248的材料包含金(Au)、
銅(Cu)、銦(In)、鋁(Al)、錫(Sn),鎵(Ge)、鈦(Ti)、鈀(Pd)、鎳(Ni)以
及硅(Si)。在一較特別的實施例中,接合墊220與接合墊248分別使用一
對材料(如金以及錫)。而其它配對材料包含金(Au)以及銦(In)、銅(Cu)以
及銅(Cu)、鋁(Al)以及鎵(Ge)、鋁(Al)以及tin(Sn)、鈦(Ti)以及鋁(Al)、
鋁(Al)以及鎳(Ni)及鋁(Al)以及硅(Si)。

圖6繪示使用接合墊220與248來接合第一晶圓205與第二晶圓
230。在一實施方式中,使用共晶接合技術來進行接合工藝。在另一實施方
式中,接合工藝包含施加熱能與機械壓力至接合墊220與248。在相對較低
的溫度下進行共晶接合,其溫度等于或高于共晶化合物的熔點時,可產生
較低熔點的共晶化合物以促使接合反應。當在執行接合步驟時,部分的共
晶化合物會從接合區域被擠壓出來。接合墊220側壁上的已圖案化的保護
層224包含垂直部分。保護層224的垂直部分可有效地防止共晶化合物被
擠壓出,以及可減少裝置短路的問題。在另一可選擇的實施方式中,可使
用另一接合程序來進行接合工藝,如使用擴散法。

參考圖1和圖7在方法100中的步驟110為研磨第二晶圓230的背
面,使帽基板240實質上變薄。在一實施例中,帽基板240變薄的厚度在
大約700微米至30微米或更薄。在研磨工藝中,為了減少帽基板240的厚
度,可使用磨輪來使帽基板240的背面變薄。在一實施方式中,可利用研磨
工藝來完全磨耗掉對應于接線墊222區域的第二晶圓230的基板240。在
此實施例中,在研磨結束后,可打開對應于接線墊222的第二晶圓230范
圍,以暴露接線墊222。

參考圖1與圖8,在方法100的步驟112中包含在帽基板240上執行切
割工藝,以移除一或多個部分第二晶圓230,且暴露接線墊222。因為僅在
第二晶圓230上進行切割工藝,而暴露接線墊222,所以在此稱為部分
切割。因為在第二晶圓230有深溝槽247,所以可簡單地打開在第二晶圓
230的深溝槽247范圍。可選擇性地進行研磨工藝110與切割工藝112在第
二晶圓230上,以打開第二晶圓。在另一實施方式中,可共同地進行研磨
工藝與切割工藝至第二晶圓。在此實施例中,可先進行研磨工藝,來減少
基板240的厚度,再進行切割工藝,以打開第二晶圓230。

執行切割工藝以及/或研磨工藝時,會產生破碎的顆粒或碎片。在現有
習知方法中,上述步驟所產生的顆粒和碎片可能劃傷、損壞或甚至造成接
線墊222短路。相反的,在本發明中所揭露的方法,保護層224可有效地
保護接線墊222,以防止劃傷、損壞或造成接線墊222短路。

參考圖1與圖9,在方法100的步驟114為移除至少部分地保護層
224,例如利用刻蝕工藝來移除。可共同地移除保護層224與在先前的研磨
和切割工藝中所產生的顆粒及碎片。刻蝕工藝包含濕式刻蝕工藝、等離子
體刻蝕工藝或以上所述的組合。在刻蝕工藝中,可適當地選擇和調整腐蝕
劑,使其可以與其它材料兼容,如抗粘附層246的材料。也就是說,在刻
蝕工藝中所使用的腐蝕劑,可選擇性的移除保護層224,而不會造成抗粘附
層246的表面損害。在一實施例中,當保護層224包含非晶碳時,可實施含
氧等離子體(O2等離子體)工藝,以移除保護層224。在另一實施例中,當
保護層224包含氧化硅時,可實施氫氟酸(HF)蒸氣或DHF,以移除保護層
224。

在方法100中,在步驟102-114之前、之中以及之后更可包含其它步
驟。在一實施例中,在移除保護層224之后,因接線墊222已被打開且沒
有保護層224,是可在晶圓級接線墊222中進行探針測試116,以用做
品管、排序或其它用途。在另一實施例中,在已粘合的第一晶圓205與第
二晶圓230上來執行第二切割工藝,以分開組件芯片(或晶粒)。第二切割
工藝的切割技術可如同步驟112中的切割工藝。在另一實施例中,方法100
更包含一步驟120,使用現有習知或待開發的技術來分別附著已切割的晶粒
至個別封裝基板上。在另一實施例中,方法100更包含一步驟122,進行接
線工藝來連結接線墊222至分別的封裝基板。在一實施方式中,在進行接
線工藝時,可使用金線的一端附著接線墊,而使用金線的另一端分別附著
封裝基板。在一可選擇的實施方式中,可使用另一技術將接線墊電性連結
至封裝基板,如使用凸塊。

雖然方法100已詳細陳述過,方法100也可包含其它選擇性的步
驟。舉例來說,為了要增加IC裝置215在顯示器、光開關和無光罩曝光的
應用性,IC裝置215可包含一或多個微反射鏡(micro-mirrors)。在另一實
施例中,為了要增加IC裝置215在微傳感器(micro-sensor)和加速度器
(accelerometer)的應用范圍,IC裝置215可包含一或多個微懸臂梁
(micro-cantilever?beams)。第一晶圓205可包含不同的MOS晶體管以及
集成電路,可用來驅動和控制微反射鏡。在另一實施方式中,第一晶圓205
包含MOS晶體管和驅動電路,以用來控制IC裝置215。依使用的目的
不同,不同的接合墊可以設計成不同的型態、幾何圖形以及尺寸。在另一
實施方式中,接合墊220可被建構成不連續地圍繞在IC裝置215上。接合
墊248可具有相同的結構。在另一實施方式中,可制造接合墊220成連續
的圓環圍繞在IC裝置215上。接合墊248可具有相同的結構。

圖10繪示根據本發明一實施方式的一種集成電路(IC)結構300的俯視
圖。IC結構裝置300包括在圖4中IC裝置200的部分結構,前述部分結構
是根據本發明的各種不同實施方式所制備的不同的接合墊與接線墊。IC結
構300包含在第一基板210上形成的IC裝置215。IC結構300包含接合墊
220,接合墊220被建構位于第一基板210上且環繞IC裝置215的連續接
合環(bonding?ring)。

IC結構300也包含形成多個組狀(array)的多個接線墊222,接近且連
結于IC裝置215。接線墊222也是在第一基板210上所形成。配置和圖案
化保護層224在相鄰的接線墊222和接合墊220。保護層224實質上密封接
線墊,保護層224覆蓋接線墊222的側壁至頂面。保護層224覆蓋在接合
墊220的側壁,但暴露對應接合墊的頂面,以作接合之用。在一實施方式
中,接合墊220包含一寬度范圍在約10微米至100微米之間。在另一實施
方式中,接線墊222包含一尺寸范圍在約20微米至100微米之間。在另一
實施方式中,可使用相同的處理步驟,如沉積和刻蝕工藝,同時形成接合
墊220與接線墊222。

圖11繪示本發明揭露的另一實施方式的一種集成電路結構200的橫截
面視圖。在圖11中,第二基板240的接合墊248具有寬度小于第一基板210
的接合墊220的寬度,以可得部分保護層224之間的接合墊248與接合墊
220側壁有縫隙。而擠出的共晶化合物可被保留在縫隙中,以避免造成短路
或其它損害。

根據不同的實施方式,可使用不同材料、不同步驟以及/或有不同結構
來形成保護層。舉例來說,保護層可包含多層膜結構。在另一實施方式
中,制備集成電路的方法100中包含使用不同步驟來形成保護層。在又一
實施方式中,在第一基板210上形成金屬層;在金屬層上形成非晶
碳層;以及在非晶碳層上形成氧化硅層(如等離子體CVD氧化層或聚氧化乙
烯)。圖案化金屬層、非晶碳層和氧化硅層,以形成接合墊220和接線
墊222。借由沉積、光刻和刻蝕工藝形成保護層224,且覆蓋在接合墊(或
接合圈)220的側壁上,使其有插座結構。接下來,利用含氧等離子體灰化
移除光阻層,留下氧化硅來保護非晶碳,以避免損壞。可實施其它工藝至
IC裝置215,如涂布抗粘附層。借由腐蝕劑來移除氧化硅層,如使用稀釋
的氫氟酸或蒸氣氫氟酸。利用接合墊220和248來接合晶圓。

因此,本發明揭露提供一形成微電子裝置的方法。方法包含在一基板
上形成接合墊;在第一基板上形成接線墊;在第一基板上形成保護層,在
接線墊的側壁和頂面以及在接合墊的側壁,至少部分地暴露接合墊的頂
面;由接合墊接合第一基板至第二基板;打開第二基板,暴露接線墊;以
及移除保護層。

在一實施方式中,在第一基板上形成保護層,包含在第一基板上沉積
護材料層;以及圖案化保護層,暴露接合墊頂面。在另一實施方式中,形成
保護層,且其材料選自由氧化硅、氮化硅、氮氧化硅、非晶硅、非晶碳以
及鉆石狀碳(diamond-like?carbon;DLC)所組成。在另一實施方式中,圖
案化材料層包含使用蒸氣氫氟酸刻蝕保護層。在另一實施方式中,利用至
少一個以上切割和研磨工藝來打開第二基板。在另一實施方式中,方法更
包含切割第一和第二基板,以形成多個組件芯片;固定多個組件芯片至分
別的封裝基板上;以及從接線墊至分別的封裝基板之間形成電線。在又另
一實施方式中,打開第二基板步驟,更包含執行研磨工藝至第二基板。在
再另一實施方式中,打開第二基板包含實施局部切割工藝至第二基板。在
另一實施方式中,由接合墊接合第一基板至第二基板的步驟,包含實施共
晶接合。在另一實施方式中,接合墊的材料選自由金(Au)、銅(Cu)、銦(In)、
鋁(Al)、錫(Sn)、鎵(Ge)、鈦(Ti),鈀(Pd)、鎳(Ni)以及硅(Si)所組成的
族群。微電子裝置包含微機電系統(MEMS)裝置。

本發明揭露集成電路方法的另一實施方式。此方法包含在第一基板上
形成微電子裝置;在第一基板上形成第一接合墊,且其圍繞微電子裝
置;在第一基板上形成接線墊,且其接近微電子裝置;在第一基板上形成
保護層,且實質上覆蓋接線墊,至少部分地暴露接合墊的頂面;在第二基板
上形成第二接合墊;由第一和第二接合墊來接合第一基板至第二基板;在
第二基板上執行至少一個以上的切割以及研磨工藝,以暴露接線墊;以及
移除保護層。

在一實施方式中,第一接合墊與第二接合墊對齊,且分別包含第一材
料以及第二材料。第一和第二材料的配對選自由金(Au)以及錫(Sn)、金(Au)
以及銦(In)、銅(Cu)以及銅(Cu)、鋁(Al)以及鎵(Ge)、鋁(Al)以及錫(Sn)、
鈦(Ti)以及鋁(Al)、鋁(Al)以及鎳(Ni)和鋁(Al)以及硅(Si)的配對所組成
的材料。在另一實施方式中,移除保護層包含使用氫氟酸(HF)蒸氣以及含
氧等離子體進行刻蝕工藝。再另一實施方式中,利用共晶接合法接合第一
基板至第二基板。在切割第二基板前,更包含研磨第二基板的背面。

本發明揭露也提供另一實施方式。方法包含在第一基板上形成微電子
裝置;在第一基板上形成第一接合墊,且其圍繞微電子裝置;在第一基板
上形成保護層;圖案化保護層,至少部分地暴露第一接合墊的頂面,且有
一部分覆蓋在第一接合墊的側壁上,有一部分的保護層的頂面高于第一接
合墊的頂面;以及由第一接合墊接合第一基板至第二基板。

在一實施方式中,有部分的保護層延伸至第一接合墊的頂面。在另一
實施方式中,方法更包含在接合前,在第一基板上形成接線墊,且鄰近微電
子裝置;研磨或部分切割第二基板,以暴露接線墊;以及移除保護層。在
另一實施方式中,方法更包含在接合前,在第二基板上更包含形成第二接
合墊,在第一和第二接合墊之間利用共晶接合接合第一基板至第二基板。

以上所述,僅是本發明的較佳實施例而已,并非對本發明作任何形式上
的限制,雖然本發明已以較佳實施例揭露如上,然而并非用以限定本發明,
任何熟悉本專業的技術人員,在不脫離本發明技術方案范圍內,當可利用上
述揭示的方法及技術內容作出些許的更動或修飾為等同變化的等效實
施例,但凡是未脫離本發明技術方案的內容,依據本發明的技術實質對以
上實施例所作的任何簡單修改、等同變化與修飾,均仍屬于本發明技術方
案的范圍內。

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