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半導體結構及其制造方法.pdf

關 鍵 詞:
半導體 結構 及其 制造 方法
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摘要
申請專利號:

CN201110115558.0

申請日:

2011.05.03

公開號:

CN102769028B

公開日:

2015.01.28

當前法律狀態:

授權

有效性:

有權

法律詳情: 授權|||實質審查的生效IPC(主分類):H01L 29/423申請日:20110503|||公開
IPC分類號: H01L29/423; H01L21/28 主分類號: H01L29/423
申請人: 旺宏電子股份有限公司
發明人: 林鎮元; 林正基; 連士進; 吳錫垣
地址: 中國臺灣新竹科學工業園區力行路16號
優先權:
專利代理機構: 中科專利商標代理有限責任公司 11021 代理人: 宋焰琴
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法律狀態
申請(專利)號:

CN201110115558.0

授權公告號:

102769028B||||||

法律狀態公告日:

2015.01.28|||2012.12.26|||2012.11.07

法律狀態類型:

授權|||實質審查的生效|||公開

摘要

本發明公開了一種半導體結構及其制造方法。該半導體結構包括一第一摻雜阱、一第一摻雜電極、一第二摻雜電極、多個摻雜條紋與一摻雜頂區。摻雜條紋位于第一摻雜電極與第二摻雜電極之間的第一摻雜阱上。摻雜條紋互相分開。摻雜頂區位于摻雜條紋上,并延伸于摻雜條紋之間的第一摻雜阱上。第一摻雜阱與摻雜頂區具有一第一導電類型。摻雜條紋具有相反于第一導電類型的一第二導電類型。本發明各實施例的結構和方法能降低裝置的開啟阻抗,提升開啟電流與效能。

權利要求書

1: 一種半導體結構, 其特征在于, 包括 : 一第一摻雜阱 ; 一第一摻雜電極 ; 一第二摻雜電極 ; 多個摻雜條紋, 位于該第一摻雜電極與該第二摻雜電極之間的該第一摻雜阱上, 其中 這些摻雜條紋互相分開 ; 以及 一摻雜頂區, 位于這些摻雜條紋上, 并延伸于這些摻雜條紋之間的該第一摻雜阱上, 其 中, 該第一摻雜阱與該摻雜頂區具有一第一導電類型, 這些摻雜條紋具有相反于該第一導 電類型的一第二導電類型。
2: 根據權利要求 1 所述的半導體結構, 其特征在于, 還包括 : 一介電結構, 位于該摻雜頂區上 ; 一第二摻雜阱, 位于該第一摻雜阱與該第二摻雜電極之間 ; 以及 一柵極結構, 位于該第二摻雜電極與該介電結構之間的該第二摻雜阱上, 并延伸至該 介電結構上。
3: 根據權利要求 1 所述的半導體結構, 其特征在于, 這些摻雜條紋各個的寬度為 0.2um 至 20um。
4: 根據權利要求 1 所述的半導體結構, 其特征在于, 這些摻雜條紋之間的間距為 0.2um 至 20um。
5: 根據權利要求 1 所述的半導體結構, 其特征在于, 該第一摻雜電極與該第二摻雜電 極具有相反的導電類型。
6: 根據權利要求 1 所述的半導體結構, 其特征在于, 該第一摻雜電極與該第二摻雜電 極具有該第一導電類型。
7: 一種半導體結構的制造方法, 其特征在于, 包括 : 形成多個摻雜條紋于一第一摻雜阱上, 其中這些摻雜條紋互相分開 ; 形成一摻雜頂區于這些摻雜條紋上, 并延伸于這些摻雜條紋之間的該第一摻雜阱上 ; 以及 形成一第一摻雜電極與一第二摻雜電極, 分別位于該摻雜頂區的相對側上的該第一摻 雜阱上, 其中, 該第一摻雜阱與該摻雜頂區具有一第一導電類型, 這些摻雜條紋具有相反于該第一導 電類型的一第二導電類型。
8: 根據權利要求 7 所述的半導體結構的制造方法, 其特征在于, 這些摻雜條紋各個的 寬度為 0.2um 至 20um, 這些摻雜條紋之間的間距為 0.2um 至 20um。
9: 根據權利要求 7 所述的半導體結構的制造方法, 其特征在于, 該第一摻雜電極與該 第二摻雜電極具有相反的導電類型。
10: 根據權利要求 7 所述的半導體結構的制造方法, 其特征在于, 該第一摻雜電極與該 第二摻雜電極具有該第一導電類型。

說明書


半導體結構及其制造方法

    【技術領域】
     本發明是有關于半導體結構及其制造方法, 特別是有關于高壓半導體裝置及其制造方法。 背景技術
     在近幾十年間, 半導體行業持續縮小半導體結構的尺寸, 并同時改善速率、 效能、 密度及集成電路的單位成本。 在一般提升裝置耐壓程度的方法中, 舉例來說, 利用單一個掩 膜在漂移區上形成表面輪廓相同而深度范圍不同的場板區域 (Field Plate Regions, 即在 漂移區上形成表面輪廓的區域 )。 然而, 這種技術對裝置阻抗的降低與開啟電流的提升程度 仍有限。發明內容
     本發明是有關于半導體結構及其制造方法。 半導體結構在摻雜電極之間具有摻雜 條紋與摻雜頂區。摻雜條紋互相分開。摻雜頂區位于摻雜條紋上, 并延伸于摻雜條紋之間 的區域上。 因此能降低半導體結構的開啟阻抗, 提升開啟電流與效能, 且不影響半導體結構 耐壓程度。
     提供一種半導體結構。 半導體結構包括一第一摻雜阱、 一第一摻雜電極、 一第二摻 雜電極、 多個摻雜條紋與一摻雜頂區。摻雜條紋位于第一摻雜電極與第二摻雜電極之間的 第一摻雜阱上。摻雜條紋互相分開。摻雜頂區位于摻雜條紋上, 并延伸于摻雜條紋之間的 第一摻雜阱上。第一摻雜阱與摻雜頂區具有一第一導電類型。摻雜頂區的摻雜濃度大于第 一摻雜阱的摻雜濃度。摻雜條紋具有相反于第一導電類型的一第二導電類型。
     提供一種半導體結構的制造方法。方法包括以下步驟。形成多個摻雜條紋于一第 一摻雜阱上。摻雜條紋互相分開。形成一摻雜頂區于摻雜條紋上, 并延伸于摻雜條紋之間 的第一摻雜阱上。形成一第一摻雜電極與一第二摻雜電極, 分別位于摻雜頂區的相對側上 的第一摻雜阱上。第一摻雜阱與摻雜頂區具有一第一導電類型。摻雜條紋具有相反于第一 導電類型的一第二導電類型。
     本發明各實施例的結構和方法能降低裝置的開啟阻抗, 提升開啟電流與效能, 且 不影響裝置耐壓程度。
     下文特舉優選實施例, 并配合所附附圖, 作詳細說明如下 : 附圖說明
     圖 1 繪示根據一實施例的半導體結構的俯視圖。 圖 2 繪示根據一實施例的半導體結構的俯視圖。 圖 3 繪示根據一實施例的半導體結構的俯視圖。 圖 4 繪示根據一實施例的半導體結構的剖面圖。 圖 5 繪示根據一實施例的半導體結構的剖面圖。圖 6 繪示根據一實施例的半導體結構的剖面圖。 圖 7 繪示根據一實施例的半導體結構的剖面圖。 圖 8 繪示一實施例的半導體結構的 I-V 曲線。 圖 9 繪示根據一實施例的半導體結構的俯視圖。 圖 10 繪示根據一實施例的半導體結構的俯視圖。 圖 11 繪示根據一實施例的半導體結構的俯視圖。 圖 12A 至圖 19B 繪示根據一實施例的半導體結構的工藝。 【主要組件符號說明】 2、 202 : 襯底 4、 204 : 第一摻雜阱 6、 206 : 第二摻雜阱 8、 108、 208 : 摻雜條紋 10、 110、 210 : 摻雜頂區 12、 112、 212 : 第一摻雜電極 14、 114、 214 : 第二摻雜電極 16、 116、 216 : 第三摻雜電極 18、 218 : 第三摻雜阱 20、 120、 220 : 第四摻雜電極 22、 222 : 介電結構 24、 224 : 柵極結構 26、 226 : 層間介電層 28、 228 : 導電層具體實施方式
     圖 1 至圖 3 繪示根據一實施例的半導體結構的俯視圖。圖 4 與圖 5 繪示根據一實 施例的半導體結構的剖面圖。圖 6 與圖 7 繪示根據另一實施例的半導體結構的剖面圖。圖 8 繪示一實施例的半導體結構的 I-V 曲線。圖 9 至圖 11 繪示根據另一實施例的半導體結構 的俯視圖。
     請參照圖 4, 半導體結構包括襯底 2。第一摻雜阱 4 位于襯底 2 上。第二摻雜阱 6 位于第一摻雜阱 4 上。摻雜條紋 8 位于第一摻雜阱 4 上。摻雜頂區 10 位于摻雜條紋 8 上。 第一摻雜電極 12 位于第一摻雜阱 4 上。第二摻雜電極 14 位于第二摻雜阱 6 上。第三摻雜 電極 16 位于第二摻雜阱 6 上。第三摻雜阱 18 位于襯底 2 上。第四摻雜電極 20 位于第三 摻雜阱 18 上。介電結構 22 位于襯底 2 上。柵極結構 24 位于第二摻雜電極 14 與介電結構 22 之間的第二摻雜阱 6 上, 并延伸至介電結構 22 上。層間介電層 26 位于襯底 2 上。導電 層 28 填充層間介電層 26 的開口并電性連接于第一摻雜電極 12、 第二摻雜電極 14、 第三摻 雜電極 16、 第四摻雜電極 20 與柵極結構 24。
     圖 5 的半導體結構與圖 4 的半導體結構的差異在于, 圖 5 的半導體結構省略摻雜 條紋 8。在一實施例中, 圖 4 所示的半導體結構是沿圖 3 的 AA’ 線段繪制出。圖 5 所示的半 導體結構是沿圖 3 的 BB’ 線段繪制出。圖 3 為圖 1 與圖 2 的半導體結構以虛線圍住部分的放大圖。圖 3 繪示半導體結構的摻雜條紋 8、 摻雜頂區 10、 第一摻雜電極 12、 第二摻雜電極 14、 第三摻雜電極 16 與第四摻雜電極 20。圖 1 是省略圖 3 中的摻雜頂區 10。圖 2 是省略 圖 3 中的摻雜條紋 8。
     請參照圖 4, 在一實施例中, 第一摻雜阱 4、 摻雜頂區 10、 第一摻雜電極 12 與第二摻 雜電極 14 是具有第一導電類型 (a first conductivity type)。襯底 2、 第二摻雜阱 6、 摻 雜條紋 8、 第三摻雜電極 16、 第三摻雜阱 18 與第四摻雜電極 20 是具有相反于第一導電類型 的第二導電類型 (a second conductivity type)。 舉例來說, 第一導電類型可為 N 型, 第二 導電類型可為 P 型。在其它實施例中, 第一導電類型可為 P 型, 第二導電類型可為 N 型。在 一實施例中, 半導體結構為金屬氧化物半導體 (MOS), 例如 NMOS 或 PMOS。第一摻雜電極 12 可作為漏極。第二摻雜電極 14 可作為源極。在另一實施例中, 第一摻雜電極 12 與第二摻 雜電極 14 是具有相反的導電類型。舉例來說, 第一摻雜電極 12 具有 P 導電類型, 第二摻雜 電極 14 具有 N 導電類型。此例的半導體結構可為絕緣柵雙極性晶體管 (IGBT)。如圖 6 與 圖 7 所示的半導體結構可為二極管。
     請參照圖 3, 摻雜條紋 8 互相分開。在實施例中, 摻雜條紋 8 的寬度 W 為 0.2um 至 20um。摻雜條紋 8 之間的間距 D 為 0.2um 至 20um。請參照圖 3 至圖 5, 摻雜頂區 10 位于摻 雜條紋 8 上, 并延伸于摻雜條紋 8 之間的第一摻雜阱 4 上。在實施例中, 使用摻雜頂區 10 能幫助摻雜條紋 8 的空乏效率與程度, 因此能降低裝置的開啟阻抗, 提升開啟電流與效能, 且不影響裝置耐壓程度。面積大的摻雜頂區 10 也能增加漏極區的 (N 型 ) 摻雜濃度, 而降 低漏極區表面的電阻。實施例中半導體結構可應用于高壓、 超高壓的 MOS、 IGBT 與二極管。 請參照圖 8, 相比于一般的半導體結構, 實施例中半導體結構 ( 超高壓橫向擴散金屬氧化物 半導體 (LDMOS)) 漏極端的開啟阻抗可降低約 15%, 電流提升約 17.5%。此外, 實施例中半 導體結構的擊穿電壓維持在 700V 以上。
     半導體結構也可以具有如圖 9 至圖 11 所示的布局。圖 11 為圖 9 與圖 10 的半導 體結構以虛線圍住部分的放大圖。圖 11 繪示半導體結構的摻雜條紋 108、 摻雜頂區 110、 第 一摻雜電極 112、 第二摻雜電極 114、 第三摻雜電極 116 與第四摻雜電極 120。圖 9 是省略圖 11 中的摻雜頂區 110。圖 10 是省略圖 11 中的摻雜條紋 108。
     圖 12A 至圖 19B 繪示根據一實施例的半導體結構的工藝。標記為 A 的圖是繪示半 導體結構中, 摻雜頂區位于摻雜條紋上的部分的剖面圖, 例如圖 3 的 AA’ 線段的剖面圖。標 記為 B 的圖是繪示半導體結構中, 摻雜頂區延伸于摻雜條紋之間的第一摻雜阱上的部分的 剖面圖, 例如圖 3 的 BB’ 線段的剖面圖。
     請參照圖 12A 與圖 12B, 提供一襯底 202 例如塊狀硅或絕緣層上覆硅 (SOI)。第一 摻雜阱 204 形成于襯底 202 上。第二摻雜阱 206 形成于第一摻雜阱 204 上。第三摻雜阱 218 形成于襯底 202 上。在一實施例中, 第二摻雜阱 206 與第三摻雜阱 218 是利用相同掩膜 同時形成。請參照圖 12A, 摻雜條紋 208 可形成于第一摻雜阱 204 上。
     請參照圖 13A 與圖 13B, 形成摻雜頂區 210 于摻雜條紋 208 上與第一摻雜阱 204 上。在實施例中, 用以形成摻雜頂區 210 的掩膜是不同于用以形成摻雜條紋 208 的掩膜。
     請參照圖 14A 與圖 14B, 形成介電結構 222 于襯底 202 上。介電結構 222 并不限于 如圖 14A 與圖 14B 所示的場氧化物, 也可包括淺溝槽隔離。
     請參照圖 15A 與圖 15B, 可形成柵極結構 224 于第一摻雜阱 204 與第二摻雜阱 206上, 并延伸至介電結構 222 上。柵極結構 224 可包括柵介電層、 柵電極層與間隙壁。柵電極 層形成于柵介電層上。 間隙壁形成于柵介電層與柵電極層的相對側壁上。 在一實施例中, 在 形成柵介電層之間, 是在襯底 202 的表面上形成犧牲氧化物 (SAC oxide), 然后移除犧牲氧 化物, 以得到幫助形成質量良好的柵介電層。柵電極層可包括多晶硅與形成于多晶硅上的 金屬硅化物例如硅化鎢。 間隙壁可包括二氧化硅例如四乙氧基硅烷 (Tetraethoxy silane ; TEOS)。
     請參照圖 16A 與圖 16B, 形成第一摻雜電極 212 于第一摻雜阱 204 上。形成第二摻 雜電極 214 于第二摻雜阱 206 上。在一實施例中, 第一摻雜電極 212 與第二摻雜電極 214 是重摻雜的。請參照圖 17A 與圖 17B, 形成第三摻雜電極 216 于第二摻雜阱 206 上。形成 第四摻雜電極 220 于第三摻雜阱 218 上。在一實施例中, 第三摻雜電極 216 與第四摻雜電 極 220 是重摻雜的。請參照圖 18A 與圖 18B, 形成層間介電層 226 于襯底 202 上。請參照圖 19A 與圖 19B, 以導電層 228 填充層間介電層 226 的開口。導電層 228 可包括金屬。
     雖然本發明已以優選實施例公開如上, 然其并非用以限定本發明, 任何本領域的 普通技術人員, 在不脫離本發明的精神和范圍內, 應當可以做局部的更改與修飾, 因此本發 明的保護范圍當視權利要求所界定者為準。

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