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碳化硅半導體器件及其制造方法.pdf

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碳化硅 半導體器件 及其 制造 方法
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摘要
申請專利號:

CN201110435840.7

申請日:

2011.12.22

公開號:

CN102569367B

公開日:

2015.01.28

當前法律狀態:

授權

有效性:

有權

法律詳情: 授權|||實質審查的生效IPC(主分類):H01L 29/423申請日:20111222|||公開
IPC分類號: H01L29/423; H01L29/78; H01L21/336 主分類號: H01L29/423
申請人: 株式會社電裝; 豐田自動車株式會社
發明人: 三村智博; 宮原真一朗; 高谷秀史; 杉本雅裕; 副島成雅; 石川剛; 渡邊行彥
地址: 日本愛知縣
優先權: 2010.12.22 JP 286101/2010
專利代理機構: 永新專利商標代理有限公司 72002 代理人: 陳松濤;王英
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法律狀態
申請(專利)號:

CN201110435840.7

授權公告號:

102569367B||||||

法律狀態公告日:

2015.01.28|||2012.09.12|||2012.07.11

法律狀態類型:

授權|||實質審查的生效|||公開

摘要

一種SiC半導體器件包括襯底(1)、漂移層(2)、基極區(3)、源極區(4)、溝槽(6)、柵極氧化物膜(7)、柵電極(8)、源電極(9)和漏電極(11)。襯底(1)以Si面作為主表面。源極區(4)具有Si面。從所述源極區(4)的表面到比所述基極區(3)更深的部分提供溝槽(6),所述溝槽(6)在一個方向上沿縱向延伸并具有Si面底部。所述溝槽(6)至少在與所述基極區(3)接觸的部分具有倒錐形形狀,該倒錐形形狀在入口部分的寬度比底部更小。

權利要求書

1.一種碳化硅半導體器件,包括:
由碳化硅制成且以Si面作為主表面的襯底(1),所述襯底(1)具有
第一導電類型或第二導電類型;
由碳化硅制成并形成于所述襯底(1)上的漂移層(2),所述漂移層(2)
具有第一導電類型并具有比所述襯底(1)的雜質濃度更低的雜質濃度;
由碳化硅制成并形成于所述漂移層(2)上的基極區(3),所述基極區
(3)具有第二導電類型;
由碳化硅制成并形成于所述基極區(3)的表面部分中的源極區(4),
所述源極區(4)具有Si面,所述源極區(4)具有第一導電類型且雜質濃
度高于所述漂移層(2)的雜質濃度;
提供在從所述源極區(4)的表面到比所述基極區(3)更深的部分的
溝槽(6),所述溝槽(6)在一個方向上沿縱向延伸并具有Si面底部;
形成于所述溝槽(6)的內壁上的柵極氧化物膜(7);
形成于所述溝槽(6)中的所述柵極氧化物膜(7)上的柵電極(8);
電耦合至所述源極區(4)和所述基極區(3)的源電極(9);以及
形成于所述襯底(1)的后表面上的漏電極(11),
其中通過控制施加到所述柵電極(8)的電壓以及經過所述源極區(4)
和所述漂移層(2)在所述源電極(9)和所述漏電極(11)之間流動的電
流,在所述基極區(3)與所述溝槽(6)接觸的表面部分中形成溝道區,
并且
其中所述溝槽(6)至少在與所述基極區(3)接觸的部分具有倒錐形
形狀,所述倒錐形形狀在入口部分的寬度比底部更小。
2.根據權利要求1所述的碳化硅半導體器件,
其中側壁角度定義為溝槽(6)的側壁和Si面之間的角度,并且
其中至少在與所述基極區(3)接觸的部分,所述側壁角度被設置在大
于90度且小于等于102度的范圍之內。
3.根據權利要求1或權利要求2所述的碳化硅半導體器件,
其中在所述溝槽(6)的入口部分,所述溝槽(6)的側壁的一部分垂
直于所述襯底(1)的表面。
4.一種碳化硅半導體器件的制造方法,包括:
制備由碳化硅制成且以Si面作為主表面的襯底(1),所述襯底(1)
具有第一導電類型或第二導電類型;
在所述襯底(1)上外延生長由碳化硅制成的漂移層(2),所述漂移層
(2)具有第一導電類型并具有比所述襯底(1)的雜質濃度更低的雜質濃
度;
通過外延生長或向所述漂移層(2)的表面部分中注入離子而在所述漂
移層(2)上形成由碳化硅制成的基極區(3),所述基極區(3)具有所述
第二導電類型;
向所述基極區(3)的表面部分中注入第一導電類型的離子以形成由碳
化硅制成的源極區(4),所述源極區(4)具有所述第一導電類型且雜質濃
度高于所述漂移層(2)的雜質濃度;
通過蝕刻提供從所述源極區(4)的表面部分經過所述基極區(3)到
達所述漂移層(2)的溝槽(6),所述溝槽(6)在一個方向上沿縱向延伸;
氧化所述溝槽(6)的內壁以形成柵極氧化物膜(7);
在所述溝槽(6)中的所述柵極氧化物膜(7)上形成柵電極(8);
形成電耦合至所述源極區(4)和所述基極區(3)的源電極(9);以

在所述襯底(1)的后表面上形成漏電極(11),
其中提供所述溝槽(6)包括提供至少在與所述基極區(3)接觸的部
分具有倒錐形形狀的溝槽(6),該倒錐形形狀在入口部分的寬度比底部更
小。
5.根據權利要求4所述的制造方法,
其中提供所述溝槽(6)包括在所述蝕刻期間利用保護膜覆蓋所述溝槽
(6)的入口部分,使得在所述溝槽(6)的入口部分所述溝槽(6)的側壁
的一部分垂直于所述襯底(1)的表面。

說明書

碳化硅半導體器件及其制造方法

技術領域

本發明涉及一種碳化硅(下文稱為SiC)半導體器件,其中形成了具有
溝槽柵極結構的半導體元件。本發明還涉及一種SiC半導體器件的制造方
法。

背景技術

作為常規公知的由SiC襯底制成并具有溝槽柵極結構的垂直半導體元
件,JP-A-2009-188221和JP-A-2009-289987公開了垂直金屬氧化物半導體
場效應晶體管(MOSFET)。在JP-A-2009-188221和JP-A-2009-289987中公
開的垂直MOSFET中,為了減小垂直MOSFET中的導通狀態電阻,需要增大
溝道遷移率。SiC的溝道遷移率取決于平面方向。因此,在具有溝槽柵極結
構的垂直MOSFET中,設置SiC襯底的主表面的平面方向和溝槽側壁的平面
方向,從而沿著溝道遷移率高的晶面設置溝槽側壁。具體而言,將Si面,
即(0001)Si平面,或C面,即(000-1)C平面,用作SiC襯底的主表面,
并在Si面或C面上進行各向異性蝕刻,以形成平行于(11-20)平面的溝
槽側壁。

不過,即使將Si面或C面用作SiC襯底的主表面并執行各向異性蝕刻
以形成平行于(11-20)平面的溝槽側壁,溝槽的側壁也被形成錐形
(tapered)形狀,其入口部分的寬度比底部大。因此,難以形成精確平行
于(11-20)平面的溝槽側壁。在溝槽側壁不平行于(11-20)平面時,溝
道遷移率將減小。

發明內容

考慮到以上困難,本公開的目的是提供一種SiC半導體器件,其中當
在SiC半導體器件中形成了溝槽柵極結構時,獲得了高的溝道遷移率、寬
的工藝窗口和柵極氧化物膜的可靠性。第二個目的是提供一種SiC半導體
器件的制造方法。

根據本公開的第一方面,一種SiC半導體器件包括襯底、漂移層、基
極區、源極區、溝槽、柵極氧化物膜、柵電極、源電極和漏電極。襯底由
碳化硅制成并以Si面作為主表面。襯底具有第一導電類型或第二導電類型。
漂移層由碳化硅制成并形成于襯底上。漂移層具有第一導電類型,且雜質
濃度低于襯底的雜質濃度。基極區由碳化硅制成并形成于漂移層上。基極
區具有第二導電類型。源極區由碳化硅制成并形成于基極區的表面部分中。
源極區具有Si面、第一導電類型,且雜質濃度高于漂移層的雜質濃度。從
源極區的表面到深于基極區的部分提供溝槽。溝槽沿一個方向縱向延伸并
具有Si面底部。所述溝槽至少在與所述基極區接觸的部分具有倒錐形形狀,
其在入口部分的寬度比底部更小。柵極氧化物膜形成于所述溝槽內壁上。
柵電極形成于溝槽中的柵極氧化物膜上。源電極電耦合至源極區和基極區。
漏電極形成于襯底的后表面上。通過控制施加到所述柵電極的電壓以及經
過所述源極區和所述漂移層在所述源電極和所述漏電極之間流動的電流,
在所述基極區與所述溝槽接觸的表面部分中形成溝道區。

在以上SiC半導體器件中,當在SiC半導體器件中形成溝槽柵極結構
時,SiC半導體器件可以有高的溝道遷移率,寬的工藝窗口和可靠的柵極氧
化物膜。

根據本公開的第二方面,一種SiC半導體器件的制造方法包括:制備
由碳化硅制成的襯底,在襯底上外延生長由碳化硅制成的漂移層,通過外
延生長或向漂移層的表面部分中注入離子在漂移層上形成碳化硅制成的基
極區,向所述基極區的表面部分中注入第一導電類型的離子以形成由碳化
硅制成的源極區,通過蝕刻提供從源極區的表面部分通過基極區到達漂移
層的溝槽,氧化所述溝槽的內壁以形成柵極氧化物膜,在所述溝槽中所述
柵極氧化物膜上形成柵電極,形成電耦合至所述源極區和所述基極區的源
電極,以及在所述襯底的后表面上形成漏電極。襯底以Si面作為主表面,
并具有第一導電類型或第二導電類型。漂移層具有第一導電類型,且雜質
濃度低于襯底的雜質濃度。基極區具有第二導電類型。源極區具有第一導
電類型,且雜質濃度高于漂移層的雜質濃度。溝槽沿一個方向縱向延伸。
提供溝槽包括提供所述溝槽以使其至少在與所述基極區接觸的部分具有倒
錐形形狀,其在入口部分的寬度比底部更小。

在以上SiC半導體器件的制造方法中,當在SiC半導體器件中形成溝
槽柵極結構時,SiC半導體器件可以有高的溝道遷移率,寬的工藝窗口和可
靠的柵極氧化物膜。

附圖說明

通過參考附圖做出的詳細描述,本公開的以上和其他目的、特征和優
點將變得更加明顯。在附圖中:

圖1是截面圖,示出了根據本公開第一實施例的SiC半導體器件;

圖2A到圖2C是截面圖,示出了圖1所示的SiC半導體器件的制造過
程;

圖3A到圖3B是截面圖,示出了圖2C所示制造過程之后,圖1所示的
SiC半導體器件的制造過程;

圖4是截面圖,示出了根據本公開第二實施例的SiC半導體器件;

圖5是截面圖,示出了根據本公開第三實施例的SiC半導體器件;

圖6是截面圖,示出了具有溝槽柵極結構的垂直MOSFET中溝槽附近的
部分;以及

圖7是示出了Si面中的側壁角度θ和溝道遷移率之間的關系以及C面
中側壁角度θ和溝道遷移率之間的關系的圖表。

具體實施方式

在描述本公開的實施例之前,將參考圖6和圖7描述發明人進行的研
究和研究結果。

如圖6所示,在n+型襯底J1上,形成n-型漂移層J2、p型基極區J3、
n+型源極區J4和耦合到p型基極區J3的p+型接觸層J5。溝槽J6從襯底表
面穿透襯底。此外,在溝槽J6中形成柵極氧化物膜J7和柵電極J8。在上
述結構中,溝槽J6的側壁角度θ被定義為襯底水平方向和溝槽J6的側壁
之間的角度。如圖7所示,溝道遷移率隨著側壁角度θ的減小而減小。具
體而言,溝道遷移率在Si面中顯著減小。

于是,考慮到形成溝槽J6期間的工藝窗口,與以Si面作為主表面的
n+型襯底J1相比,以C面作為主表面的n+型襯底J1能夠更有效地限制溝道
遷移率的減小。工藝窗口是側壁角度的工藝變化。

不過,在柵極氧化期間,與形成于Si面上的氧化物膜相比,形成于C
面上的氧化物膜顯著劣化。在將C面用作n+型襯底J1的主表面的情況下,
在通過柵極氧化形成柵極氧化物膜J7時,柵極氧化物膜7形成于溝槽J6
的底表面和外表面上。因此,不能充分獲得柵極氧化物膜J7的可靠性。

(第一實施例)

將參考圖1描述根據本公開第一實施例的SiC半導體器件。SiC半導體
器件包括具有溝槽柵極結構的垂直MOSFET。在本實施例中,例如,將第一
導電類型設置為n型,第二導電類型設置為p型。

如圖1所示,使用SiC制成的n+型襯底1制造垂直MOSFET。n+型襯底1
以Si面作為主表面,所述Si面是(0001)Si平面。n+型襯底1摻有濃度
為例如1.0×1019/cm3的n型雜質,例如磷,并具有大約為300μm的厚度。
在n+型襯底1的表面上形成SiC制成的n-型漂移層2。n-型漂移層2摻有濃
度為例如5.0×1015/cm3到2.0×1016/cm3的n型雜質,例如磷,并具有大約
8μm到15μm的厚度。在n-型漂移層2的表面部分中形成p型基極區3。
在p型基極區3的表面部分中形成n+型源極區4和p+型接觸層5。

p型基極區3摻有例如濃度為5.0×1016/cm3到2.0×1019/cm3的p型雜
質,例如硼或鋁,并具有大約2.0μm的厚度。n+型源極區4的表面部分摻
有濃度(表面濃度)例如為1.0×1021/cm3的n型雜質,例如磷,且n+型源
極區4具有大約0.3μm的厚度。p+型接觸層5的表面部分摻有濃度(表面
濃度)例如為1.0×1021/cm3的p型雜質,例如硼或鋁,且p+型接觸層5具
有大約0.3μm的厚度。n+型源極區4設置于溝槽柵極結構的每一側,稍后
將加以描述。p+型接觸層5設置于n+型源極區4與溝槽柵極結構相對的一側。

可以通過在n-型漂移層2上進行外延生長或通過向n-型漂移層2中注
入離子來形成p型基極區3和n+型源極區4。在任何情況下,p型基極區3
和n+型源極區4以類似于n-型漂移層2的方式從Si面繼承而來,Si面是
n+型襯底1的主表面的平面方向,p型基極區3和n+型源極區4的表面為Si
面。

溝槽6穿透p型基極區3和n+型源極區4并到達n-型漂移層2。溝槽6
寬度例如為1.4μm到2.0μm,深度為2.0μm或更大(例如2.4μm)。與
溝槽6的側面部分接觸地設置p型基極區3和n+型源極區4。

溝槽6具有倒錐形形狀,其入口部分的寬度比底部小。在本實施例中,
將溝槽6的側壁角度θ設置在大于90度且等于或小于102度的范圍之內(90
度<θ<102度)。在溝槽6中,底表面和外表面都是Si面,溝槽6的側壁從
(11-20)平面具有一定偏置角。在溝槽6具有倒錐形形狀且形成于Si面
上的情況下,以及在溝槽6具有錐形形狀且形成于C面上的情況下,溝槽6
是類似的。因此,如圖7所示,即使在溝槽6的側壁角度θ變化時,也可
以限制溝道遷移率的減小。具體而言,在將溝槽6的側壁角度θ設置在大
于90度且小于等于102度的范圍之內時,溝槽6的側壁的平面方向與主表
面為C面且溝槽6的側壁角度θ設置在大于等于78度且小于90度的范圍
之內(78度≤θ<90度)的情況下的側壁的平面方向相同,溝道遷移率類
似于主表面為Si面且溝槽6的側壁角度θ大于等于85度(85度≤θ)的
情況下的溝道遷移率。因此,可以獲得高的溝道遷移率。

此外,利用柵極氧化物膜7覆蓋溝槽6的內壁。柵電極8形成于柵極
氧化物膜7的表面上,且利用柵電極8填充溝槽6。柵電極8由摻雜多晶硅
(多晶Si)制成。通過對溝槽6的內壁進行熱氧化形成柵極氧化物膜7,
這種熱氧化也稱為柵極氧化。柵極氧化物膜7在溝槽6的內壁和底部上都
具有大約100nm的厚度。如上所述,因為溝槽6的底表面和外表面(n+型源
極區4和p+型接觸層5的表面)是Si面,所以柵極氧化物膜7具有限制劣
化的高可靠性。

如上所述配置溝槽柵極結構。溝槽柵極結構在平行于襯底1的表面的
第一方向上縱向延伸。通過在平行于襯底1的表面且垂直于第一方向的第
二方向上布置多個柵極結構,形成多個單元。

此外,在n+型源極區4、p+型接觸層5和柵電極8的表面上形成未示出
的源電極9和柵極線路。源電極9和柵極線路由多種金屬,例如Ni/Al制
成。在源電極9和柵極線路中,至少與n型SiC接觸的部分(在摻有n型
雜質時,特別是n+型源極區4和柵電極8)是由金屬制成的,實現與n型
SiC的歐姆接觸,至少與p型SiC接觸的部分(在摻有p型雜質時,特別是
p+型接觸層5和柵電極8)是由金屬制成的,實現與p型SiC的歐姆接觸。
源電極9和柵極線路由層間絕緣膜10電絕緣,在層間絕緣膜10上形成了
源電極9和柵極線路。源電極9經由層間絕緣膜10界定的接觸孔與n+型源
極區4和p+型接觸層5電耦合,柵極線路經由層間絕緣膜10界定的另一接
觸孔與柵電極8電耦合。

此外,在n+型襯底1的后表面上形成與n+型襯底1電耦合的漏電極11。
垂直MOSFET具有帶n型反型溝道的溝槽柵極結構,其具有上述構造。

將描述SiC半導體器件的制造方法,其中如圖1所示,形成具有溝槽
柵極結構的垂直MOSFET。將參考圖2A到3B描述制造過程。

在圖2A所示的過程中,制備n+型襯底1。n+型襯底1的主表面是Si面
或具有與Si面之間的預定偏置角。n+型襯底1摻有濃度為例如1.0×1019/cm3
的n型雜質,例如磷,并具有大約為300nm的厚度。在n+型襯底1的表面
上外延生長由SiC制成的n-型漂移層2。n-型漂移層2摻有濃度為例如3.0
×1015/cm3到7.0×1015/cm3的n型雜質,例如磷,并具有大約15μm的厚度。

在圖2B所示的過程期間,通過外延生長厚度約2μm的p型雜質層在
n-型漂移層2的表面上形成p型基極區3,所述p型雜質層摻雜有濃度例如
為5.0×1015/cm3到5.0×1016/cm3的p型雜質,例如硼或鋁。

在圖2C所示的過程期間,在p型基極區3上形成掩模(未示出),例
如低溫氧化物(LTO)。然后,執行光刻以去除n+型源極區4的預定形成部
分上形成的掩模的一部分。然后,執行n型雜質,例如氮化物的離子注入。
然后,去除剩余的掩模并在p型基極區3上形成新掩模(未示出)。然后,
再次執行光刻以去除p+型接觸層5的預定形成部分上形成的新掩模的一部
分。接下來,執行p型雜質,例如硼和鋁的離子注入。

接下來,激活注入的n型雜質離子以形成n+型源極區4,其摻有濃度(表
面濃度)例如為1.0×1021/cm3的n型雜質,例如磷,且具有大約0.3μm的
厚度。同時,激活注入的p型雜質離子以形成p+型接觸層5,其摻有濃度(表
面濃度)例如為1.0×1021/cm3的p型雜質,例如硼或鋁,且具有大約0.3
μm的厚度。然后,去除剩余的掩模。

在圖3A所示的過程期間,在p型基極區3、n+型源極區4和p+型接觸
層5上形成蝕刻掩模20。然后去除溝槽6的預定形成部分上形成的蝕刻掩
模20的一部分。然后,利用覆蓋在p型基極區3、n+型源極區4和p+型接
觸層5上的蝕刻掩模20各向異性地進行蝕刻。例如,可以利用化學反應得
到增強的蝕刻條件各向異性地進行感應耦合的等離子體(ICP)蝕刻。例如,
可以在如下條件下進行蝕刻:SF6氣體的流量(flow?rate)在10sccm到
20sccm的范圍之內,O2氣體的流量在0sccm到20sccm的范圍之內,氬(Ar)
氣體的流量為20sccm,ICP功率在800瓦到1000瓦的范圍之內,偏置功率
在10瓦到30瓦的范圍之內,氣氛壓力在0.7Pa到1.0Pa的范圍之內。SF6
氣體是含氟化合物蝕刻氣體,氬氣是惰性氣體。

在上述蝕刻條件下通過各向異性蝕刻提供溝槽6。控制蝕刻時間,使得
形成的溝槽6具有倒錐形形狀,其在入口部分的寬度小于底部,側壁角度
θ在大于90度且小于等于102度的范圍之內。因此,溝槽6的側壁被形成
為與(11-20)平面具有一定偏斜角。不過,溝槽6的側壁可以具有高的溝
道遷移率,如圖7所示。因為設置蝕刻條件以增強化學反應,所以水平蝕
刻進行得比任何其他方向都容易。因此,可以加快倒錐形形狀的形成。在
蝕刻之后,如有必要,執行犧牲氧化,然后去除蝕刻掩模20。

在圖3B所示的過程期間,在n+型襯底1包括溝槽6的內壁表面的表面
上,通過氧化(柵極氧化)n+型襯底1包括溝槽6內壁的表面部分,形成柵
極氧化物膜7。具體而言,在濕氣氛下利用高溫(pyrogenic)氧化法執行
柵極氧化(熱氧化)以形成柵極氧化物膜7。如上所述,因為溝槽6的底表
面和外表面(n+型源極區4和p+型接觸層5的表面)是Si面,所以柵極氧
化物膜7具有限制劣化的高可靠性。

接下來,在600℃的溫度下,在柵極氧化物膜7的表面上形成摻有n型
雜質的多晶硅層,具有大約440nm的厚度。然后執行回蝕等。因此,在溝
槽6內部形成了柵極氧化物膜7和柵電極8。

接下來,過程類似于現有技術的過程,且未在圖中示出。形成層間絕
緣膜10。在層間絕緣膜10中,分別在兩個不同截面上界定與n+型源極區4
和p+型接觸層5耦合的接觸孔和與柵電極8耦合的另一接觸孔。然后,利
用電極材料填充兩個接觸孔并對兩個接觸孔中填充的電極材料構圖,從而
形成源電極9和柵極線路。此外,在n+型襯底1的后表面上形成漏電極11。
通過上述方法,可以制造圖1所示的MOSFET。

如上所述,在本實施例中,n+型襯底1以Si面作為主表面,形成溝槽
柵極結構的溝槽6具有倒錐形形狀。因此,本實施例中描述的MOSFET與以
C面為主表面且溝槽6具有錐形形狀的MOSFET處于類似狀態中。于是,在
溝槽6的側壁角度θ改變時,可以限制溝道遷移率的減小。因此,可以獲
得高的溝道遷移率。此外,因為溝槽6的底表面和外表面(n+型源極區4和
p+型接觸層5的表面)是Si面,所以柵極氧化物膜7具有限制劣化的高可
靠性。

于是,當在SiC半導體器件中形成溝槽柵極結構時,SiC半導體器件可
以有高的溝道遷移率,寬的工藝窗口和可靠的柵極氧化物膜。

在本實施例中,將溝槽6的側壁角度θ設置在大于90度且小于等于102
度的范圍之內。于是,溝槽6的側壁平面方向與主表面為C面且溝槽6的
側壁角度θ設置為大于等于78度且小于90度的情況下的側壁平面方向相
同。因此,在主表面為Si面的條件下,在將溝槽6的側壁角度θ設置在大
于90度且小于等于102度的范圍之內時,溝道遷移率與溝槽6的側壁角度
θ大于等于85度時的溝道遷移率相同。因此,可以獲得高的溝道遷移率。

(第二實施例)

將描述根據本公開第二實施例的SiC半導體器件。因為在本實施例中,
溝槽6的形狀與第一實施例有變化,其他方面類似于第一實施例,所以將
僅描述不同部分。

如圖4所示,在本實施例中,對溝槽6的底部角部修圓。基本可以利
用第一實施例中所述的制造方法制造根據本實施例的SiC半導體器件。可
以在圖3A所示的制造過程中,通過控制形成溝槽6期間的蝕刻條件,或通
過在形成溝槽6之后進行犧牲氧化和熱處理,進行溝槽6的底部角部的修
圓。

在根據本實施例的SiC半導體器件中,在形成溝道的p型基極區3的
側壁具有倒錐形形狀時,根據本實施例的SiC半導體器件提供了與根據第
一實施例的SiC半導體器件類似的優點。此外,在p型基極區的側壁的側
壁角度θ在大于90度且小于等于102度的范圍之內時,可以獲得高的溝道
遷移率。

(第三實施例)

將描述根據本公開第三實施例的SiC半導體器件。因為在本實施例中,
溝槽6的形狀與第二實施例有所不同,其他方面類似于第二實施例,所以
將僅描述不同部分。

如圖5所示,在本實施例中,對溝槽6的底部角部修圓。此外,在溝
槽6的入口部分,溝槽6的側壁垂直于襯底的表面。與根據第二實施例的
SiC半導體器件溝槽寬度相比,溝槽6在入口部分具有更寬的溝槽寬度。基
本可以利用第二實施例中所述的制造方法制造根據本實施例的SiC半導體
器件。在圖3A所示的制造過程中,類似于博施(Bosch)過程,在溝槽6
中的入口部分側壁被保護層覆蓋的情況下執行蝕刻。博施過程被稱為深度
反應離子蝕刻(DRIE)。因此,溝槽的入口部分具有寬開口。

在根據本實施例的SiC半導體器件中,在形成溝道的p型基極區3的
側壁具有倒錐形形狀時,根據本實施例的SiC半導體器件提供了與根據第
二實施例的SiC半導體器件類似的優點。此外,在p型基極區3的側壁的
側壁角度θ在大于90度且小于等于102度的范圍之內時,可以獲得高的溝
道遷移率。由于溝槽6的入口部分具有寬開口,所以容易用摻雜多晶硅在
形成柵電極8期間填充溝槽6,可以限制溝槽填充期間產生的空隙(void)
缺陷。

(其他實施例)

在前述實施例的每個中,在形成溝槽6期間,在垂直于襯底表面的方
向上各向異性地執行蝕刻。同時,在水平方向上進行蝕刻以將溝槽形成為
倒錐形形狀。或者,可以在沿著溝槽6的側壁的方向上各向異性地進行蝕
刻以將溝槽6形成為倒錐形形狀。

在前述實施例的每個中,描述n溝道MOSFET作為范例,其中第一導電
類型為n型,第二導電類型p型。或者,可以將本公開應用于p溝道MOSFET,
其中第一導電類型為p型,第二導電類型為n型。此外,在前述實施例的
每個中,描述具有溝槽柵極結構的MOSFET作為范例。或者,將本公開應用
于具有溝槽柵極結構的絕緣柵雙極性晶體管(IGBT)。除了將襯底1的導電
類型從n型改為p型之外,本公開中描述的具有溝槽柵極結構的IGBT以及
IGBT的制造方法類似于前述實施例中的MOSFET和MOSFET的制造方法。

盡管已經參考其優選實施例描述了本發明,但要理解本發明不限于優
選實施例和構造。本發明意在覆蓋各種修改和等價布置。此外,盡管優選
各種組合和配置,但包括更多、更少或僅單個元件的其他組合和配置也在
本發明的精神和范圍之內。

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本文標題:碳化硅半導體器件及其制造方法.pdf
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