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延遲元件及數字控制振蕩器.pdf

關 鍵 詞:
延遲 元件 數字控制 振蕩器
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摘要
申請專利號:

CN201110306286.2

申請日:

2011.09.26

公開號:

CN102931983B

公開日:

2015.01.14

當前法律狀態:

有效性:

法律詳情: 授權|||實質審查的生效IPC(主分類):H03L 7/099申請日:20110926|||公開
IPC分類號: H03L7/099 主分類號: H03L7/099
申請人: 財團法人交大思源基金會
發明人: 李鎮宜; 余建螢; 游佳融
地址: 中國臺灣新竹市大學路1001號
優先權: 2011.08.11 TW 100128747
專利代理機構: 上海專利商標事務所有限公司 31100 代理人: 陸勍
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法律狀態
申請(專利)號:

CN201110306286.2

授權公告號:

102931983B||||||

法律狀態公告日:

2015.01.14|||2013.03.20|||2013.02.13

法律狀態類型:

授權|||實質審查的生效|||公開

摘要

一種延遲元件包含第一反相晶體管對、第二反相晶體管對以及數個延遲單元。第一反相晶體管對用以接收輸入信號。第二反相晶體管對交錯耦接第一反相晶體管對,并由第一反相晶體管對交錯控制。延遲單元分別迭接于第一反相晶體管對之間以及第二反相晶體管對之間,用以提供連續的數個信號傳遞延遲,其中輸入信號經由第一反相晶體管對、第二反相晶體管對與延遲單元依序操作而延遲預設時間,以產生相對應預設時間的輸出信號。一種數字控制振蕩器亦于此揭露。

權利要求書

權利要求書一種延遲元件,包含:
一第一反相晶體管對,用以接收一輸入信號;
一第二反相晶體管對,交錯耦接該第一反相晶體管對,并由該第一反相晶體管對交錯控制;以及
數個延遲單元,分別迭接于該第一反相晶體管對之間以及該第二反相晶體管對之間,用以提供連續的數個信號傳遞延遲;
其中該輸入信號經由該第一反相晶體管對、該第二反相晶體管對與該些延遲單元依序操作而延遲一預設時間,以產生相對應該預設時間的一輸出信號。
如權利要求1所述的延遲元件,其中該第一反向晶體管對包含:
一第一晶體管,具有一柵極、一漏極以及一源極,該第一晶體管的該柵極電性耦接一輸入端,該第一晶體管的該源極電性耦接一相對高電平電壓;以及
一第二晶體管,具有一柵極、一漏極以及一源極,該第二晶體管的該柵極電性耦接該輸入端,該第二晶體管的該源極電性耦接一相對低電平電壓;
其中該第一晶體管為一P型晶體管,該第二晶體管為一N型晶體管。
如權利要求2所述的延遲元件,其中該第二反向晶體管對包含:
一第三晶體管,具有一柵極、一漏極以及一源極,該第三晶體管的該柵極電性耦接該第二晶體管的該漏極,該第三晶體管的該源極電性耦接該相對高電平電壓;以及
一第四晶體管,具有一柵極、一漏極以及一源極,該第四晶體管的該柵極電性耦接該第一晶體管的該漏極,該第四晶體管的該源極電性耦接該相對低電平電壓;
其中該第三晶體管為一P型晶體管,該第四晶體管為一N型晶體管。
如權利要求3所述的延遲元件,其中該些延遲單元包含:
一第一迭接晶體管對,迭接于該第一反向晶體管對的該第一晶體管以及該第二晶體管之間,且該第一迭接晶體管對交錯耦接該第二反向晶體管對,并由該第二反向晶體管對交錯控制;以及
一第二迭接晶體管對,迭接于該第二反向晶體管對的該第三晶體管以及該第四晶體管之間,且該第二迭接晶體管對電性耦接該第一迭接晶體管對以及一輸出端,并由該第一迭接晶體管對控制。
如權利要求4所述的延遲元件,其中該第一迭接晶體管對包含:
一第五晶體管,具有一柵極、一漏極以及一源極,該第五晶體管的該柵極電性耦接該第四晶體管的該漏極,該第五晶體管的該源極電性耦接該第一晶體管的該漏極以及該第四晶體管的該柵極;以及
一第六晶體管,具有一柵極、一漏極以及一源極,該第六晶體管的該柵極電性耦接該第三晶體管的該漏極,該第六晶體管的該漏極電性耦接該第五晶體管的該漏極,該第六晶體管的該源極電性耦接該第二晶體管的該漏極以及該第三晶體管的該柵極;
其中該第五晶體管為一P型晶體管,該第六晶體管為一N型晶體管。
如權利要求5所述的延遲元件,其中該第二迭接晶體管對包含:
一第七晶體管,具有一柵極、一漏極以及一源極,該第七晶體管的該柵極電性耦接該第五晶體管以及該第六晶體管的該漏極,該第七晶體管的該漏極電性耦接該輸出端,該第七晶體管的該源極電性耦接該第三晶體管的該漏極以及該第六晶體管的該柵極;以及
一第八晶體管,具有一柵極、一漏極以及一源極,該第八晶體管的該柵極電性耦接該第七晶體管的該柵極、該第五晶體管的該漏極以及該第六晶體管的該漏極,該第八晶體管的該漏極電性耦接該第七晶體管的該漏極以及該輸出端,該第八晶體管的該源極電性耦接該第四晶體管的該漏極以及該第五晶體管的該柵極;
其中該第七晶體管為一P型晶體管,該第八晶體管為一N型晶體管。
如權利要求6所述的延遲元件,更包含:
一旁路單元,并聯耦接該些迭接晶體管對,透過切換該旁路單元至導通狀態,以排除該些迭接晶體管對中該P型晶體管以及該N型晶體管的儲存電荷。
如權利要求7所述的延遲元件,其中該旁路單元包含數個旁路晶體管,該些旁路晶體管以并聯方式或迭接方式相互耦接。
如權利要求3所述的延遲元件,其中該些延遲單元包含:
數個迭接晶體管對,分別迭接于該第一反向晶體管對之間以及該第二反向晶體管對之間,該些迭接晶體管對依序串聯相接,該些迭接晶體管對中的第一者交錯耦接該第二反向晶體管對,并由該第二反向晶體管對交錯控制,該些迭接晶體管對中的最后一者電性耦接一輸出端;
其中除了該些迭接晶體管對中最后一者之外,其余該些迭接晶體管對以交錯耦接方式串聯相接,并依序交錯控制。
如權利要求9所述的延遲元件,其中該些迭接晶體管對中的每一者包含一P型晶體管以及一N型晶體管,且該第一反向晶體管對、該第二反向晶體管對以及該些迭接晶體管對中的該P型晶體管以及該N型晶體管以交錯方式傳遞信號。
如權利要求10所述的延遲元件,更包含:
一旁路單元,并聯耦接該些迭接晶體管對,透過切換該旁路單元至導通狀態,以排除該些迭接晶體管對中該P型晶體管以及該N型晶體管的儲存電荷。
如權利要求11所述的延遲元件,其中該旁路單元包含數個旁路晶體管,該些旁路晶體管以并聯方式或迭接方式相互耦接。
一種延遲元件,包含:
數個反向晶體管對,以交錯耦接方式串聯相接,并依序交錯控制,且該些反向晶體管對中的第一者用以接收一輸入信號;以及
數個迭接晶體管對,迭接于該些反向晶體管對之間,且該些迭接晶體管對依序串聯相接,該些迭接晶體管對中的第一者交錯耦接該些反向晶體管對中的最后一者,并由該些反向晶體管對中的最后一者交錯控制;
其中該些反向晶體管對以及該些迭接晶體管對用以提供連續的數個信號傳遞延遲,且該輸入信號經由該些反向晶體管對以及該些迭接晶體管對依序操作而延遲一預設時間,以產生相對應該預設時間的一輸出信號。
如權利要求13所述的延遲元件,其中該些反向晶體管對以及該些迭接晶體管對中的每一者包含一P型晶體管以及一N型晶體管,且該些反向晶體管對以及該些迭接晶體管對中的該P型晶體管以及該N型晶體管以交錯方式傳遞信號。
如權利要求14所述的延遲元件,更包含:
一旁路單元,并聯耦接該些迭接晶體管對,透過切換該旁路單元至導通狀態,以排除該些迭接晶體管對中該P型晶體管以及該N型晶體管的儲存電荷。
如權利要求15所述的延遲元件,其中該旁路單元包含數個旁路晶體管,該些旁路晶體管以并聯方式或迭接方式相互耦接。
一種數字控制振蕩器,包含數個延遲元件,其中該些延遲元件中的每一者包含:
數個反向晶體管對,以交錯耦接方式串聯相接,并依序交錯控制,且該些反向晶體管對中的第一者用以接收一輸入信號;以及
數個迭接晶體管對,分別迭接于該些反向晶體管對中相對應的一者之間,且該些迭接晶體管對依序串聯相接,該些迭接晶體管對中的第一者交錯耦接該些反向晶體管對中的最后一者,并由該些反向晶體管對中的最后一者交錯控制;
其中該些反向晶體管對以及該些迭接晶體管對用以提供連續的數個信號傳遞延遲,且該輸入信號經由該些反向晶體管對以及該些迭接晶體管對依序操作而延遲一預設時間,以產生相對應該預設時間的一輸出信號。
如權利要求17所述的數字控制振蕩器,其中該些反向晶體管對以及該些迭接晶體管對中的每一者包含一P型晶體管以及一N型晶體管,且該些反向晶體管對以及該些迭接晶體管對中的該P型晶體管以及該N型晶體管以交錯方式傳遞信號。
如權利要求18所述的數字控制振蕩器,更包含:
一旁路單元,并聯耦接該些迭接晶體管對,透過切換該旁路單元至導通狀態,以排除該些迭接晶體管對中該P型晶體管以及該N型晶體管的儲存電荷。
如權利要求19所述的數字控制振蕩器,其中該旁路單元包含數個旁路晶體管,該些旁路晶體管以并聯方式或迭接方式相互耦接。

說明書

說明書延遲元件及數字控制振蕩器
技術領域
本發明是有關于一種電子裝置,且特別是有關于一種延遲元件及數字控制振蕩器。
背景技術
常見的數字鎖相回路包含相位頻率檢測器(phase frequency detector,PFD)、控制元件(controller)、數字控制振蕩器(digitally controlled oscillator)以及除頻器(divider),其中數字控制振蕩器利用其延遲元件的傳遞路徑與反相元件構成回授路徑,而產生振蕩頻率。
傳統延遲元件可利用如反相器(inverter)、與門(AND gate)或遲滯元件(hysteresis element)的信號延遲特性,并透過多級內部元件的串接,以產生所需的延遲時間與振蕩頻率。當有較寬的頻率調整范圍的需求時,必須增加延遲元件中內部元件的串接級數,以得到各種不同延遲時間的信號輸出。
然而,延遲元件在多級內部元件串接(例如:反相器的串接)之下,卻可能占用了數字鎖相回路中相當大的功率消耗,而不利于實際上的應用。因此,延遲元件仍具有上述功率消耗以及延遲時間之間的問題尚待克服。
發明內容
本揭示內容為揭露一種延遲元件及數字控制振蕩器,使得在低功率消秏的狀態下,可增加信號傳遞延遲的時間。
本揭示內容的一方面在于提供一種延遲元件,包含第一反相晶體管對、第二反相晶體管對以及數個延遲單元。第一反相晶體管對用以接收輸入信號。第二反相晶體管對交錯耦接第一反相晶體管對,并由第一反相晶體管對交錯控制。上述延遲單元分別迭接于第一反相晶體管對之間以及第二反相晶體管對之間,用以提供連續的數個信號傳遞延遲,其中輸入信號經由第一反相晶體管對、第二反相晶體管對與延遲單元依序操作而延遲預設時間,以產生相對應預設時間的輸出信號。
依據本揭示內容的一實施例,上述第一反向晶體管對包含第一晶體管以及第二晶體管。第一晶體管具有柵極、漏極以及源極。第一晶體管的柵極電性耦接輸入端,第一晶體管的源極電性耦接相對高電平電壓。第二晶體管具有柵極、漏極以及源極。第二晶體管的柵極電性耦接輸入端,第二晶體管的源極電性耦接相對低電平電壓。上述第一晶體管為P型晶體管,第二晶體管為N型晶體管。
依據本揭示內容的一實施例,上述第二反向晶體管對包含第三晶體管以及第四晶體管。第三晶體管具有柵極、漏極以及源極。第三晶體管的柵極電性耦接第二晶體管的漏極,第三晶體管的源極電性耦接相對高電平電壓。第四晶體管具有柵極、漏極以及源極。第四晶體管的柵極電性耦接第一晶體管的漏極,第四晶體管的源極電性耦接相對低電平電壓。上述第三晶體管為P型晶體管,第四晶體管為N型晶體管。
依據本揭示內容的一實施例,上述延遲單元包含第一迭接晶體管對以及第二迭接晶體管對。第一迭接晶體管對迭接于第一反向晶體管對的第一晶體管以及第二晶體管之間,且第一迭接晶體管對交錯耦接第二反向晶體管對,并由第二反向晶體管對交錯控制。第二迭接晶體管對迭接于第二反向晶體管對的第三晶體管以及第四晶體管之間,且第二迭接晶體管對電性耦接第一迭接晶體管對以及輸出端,并由第一迭接晶體管對控制。
依據本揭示內容的一實施例,上述第一迭接晶體管對包含第五晶體管以及第六晶體管。第五晶體管具有柵極、漏極以及源極。第五晶體管的柵極電性耦接第四晶體管的漏極,第五晶體管的源極電性耦接第一晶體管的漏極以及第四晶體管的柵極。第六晶體管具有柵極、漏極以及源極。第六晶體管的柵極電性耦接第三晶體管的漏極,第六晶體管的漏極電性耦接第五晶體管的漏極,第六晶體管的源極電性耦接第二晶體管的漏極以及第三晶體管的柵極。上述第五晶體管為P型晶體管,第六晶體管為N型晶體管。
依據本揭示內容的一實施例,上述第二迭接晶體管對包含第七晶體管以及第八晶體管。第七晶體管具有柵極、漏極以及源極。第七晶體管的柵極電性耦接第五晶體管以及第六晶體管的漏極,第七晶體管的漏極電性耦接輸出端,第七晶體管的源極電性耦接第三晶體管的漏極以及第六晶體管的柵極。第八晶體管具有柵極、漏極以及源極。第八晶體管的柵極電性耦接第七晶體管的柵極、第五晶體管的漏極以及第六晶體管的漏極,第八晶體管的漏極電性耦接第七晶體管的漏極以及輸出端,第八晶體管源極電性耦接第四晶體管的漏極以及第五晶體管的柵極。上述第七晶體管為P型晶體管,第八晶體管為N型晶體管。
依據本揭示內容的一實施例,上述延遲元件更包含旁路單元,其并聯耦接迭接晶體管對。透過切換旁路單元至導通狀態,以排除迭接晶體管對中P型晶體管以及N型晶體管的儲存電荷。
依據本揭示內容的一實施例,上述旁路單元包含數個旁路晶體管,且旁路晶體管以并聯方式或迭接方式相互耦接。
依據本揭示內容的一實施例,上述延遲單元包含數個迭接晶體管對。上述迭接晶體管對分別迭接于第一反向晶體管對之間以及第二反向晶體管對之間。迭接晶體管對依序串聯相接,且迭接晶體管對中的第一者交錯耦接第二反向晶體管對,并由第二反向晶體管對交錯控制。迭接晶體管對中的最后一者電性耦接輸出端。除了迭接晶體管對中最后一者之外,其余迭接晶體管對以交錯耦接方式串聯相接,并依序交錯控制。
依據本揭示內容的一實施例,上述迭接晶體管對中的每一者包含P型晶體管以及N型晶體管,且第一反向晶體管對、第二反向晶體管對以及迭接晶體管對中的P型晶體管以及N型晶體管以交錯方式傳遞信號。
依據本揭示內容的一實施例,上述延遲元件更包含旁路單元,其并聯耦接迭接晶體管對。透過切換旁路單元至導通狀態,以排除迭接晶體管對中P型晶體管以及N型晶體管的儲存電荷。
依據本揭示內容的一實施例,上述旁路單元包含數個旁路晶體管,且旁路晶體管以并聯方式或迭接方式相互耦接。
本揭示內容的另一方面在于提供一種延遲元件,包含數個反向晶體管對以及數個迭接晶體管對。反向晶體管對以交錯耦接方式串聯相接,并依序交錯控制,且反向晶體管對中的第一者用以接收輸入信號。迭接晶體管對迭接于反向晶體管對之間,且迭接晶體管對依序串聯相接。迭接晶體管對中的第一者交錯耦接反向晶體管對中的最后一者,并由反向晶體管對中的最后一者交錯控制。上述反向晶體管對以及迭接晶體管對用以提供連續的數個信號傳遞延遲,且輸入信號經由反向晶體管對以及迭接晶體管對依序操作而延遲預設時間,以產生相對應預設時間的輸出信號。
依據本揭示內容的一實施例,上述反向晶體管對以及迭接晶體管對中的每一者包含P型晶體管以及N型晶體管,且反向晶體管對以及迭接晶體管對中的P型晶體管以及N型晶體管以交錯方式傳遞信號。
依據本揭示內容的一實施例,上述延遲元件更包含旁路單元,其并聯耦接迭接晶體管對。透過切換旁路單元至導通狀態,以排除迭接晶體管對中P型晶體管以及N型晶體管的儲存電荷。
依據本揭示內容的一實施例,上述旁路單元包含數個旁路晶體管,且旁路晶體管以并聯方式或迭接方式相互耦接。
本揭示內容的又一方面在于提供一種數字控制振蕩器,包含數個延遲元件,其中延遲元件中的每一者包含數個反向晶體管對以及數個迭接晶體管對。反向晶體管對以交錯耦接方式串聯相接,并依序交錯控制,且反向晶體管對中的第一者用以接收輸入信號。迭接晶體管對分別迭接于反向晶體管對中相對應的一者之間,且迭接晶體管對依序串聯相接。迭接晶體管對中的第一者交錯耦接反向晶體管對中的最后一者,并由反向晶體管對中的最后一者交錯控制。上述反向晶體管對以及迭接晶體管對用以提供連續的數個信號傳遞延遲,且輸入信號經由反向晶體管對以及迭接晶體管對依序操作而延遲預設時間,以產生相對應預設時間的輸出信號。
依據本揭示內容的一實施例,上述反向晶體管對以及迭接晶體管對中的每一者包含P型晶體管以及N型晶體管,且反向晶體管對以及迭接晶體管對中的P型晶體管以及N型晶體管以交錯方式傳遞信號。
依據本揭示內容的一實施例,上述數字控制振蕩器更包含旁路單元,其并聯耦接迭接晶體管對。透過切換旁路單元至導通狀態,以排除迭接晶體管對中P型晶體管以及N型晶體管的儲存電荷。
依據本揭示內容的一實施例,上述旁路單元包含數個旁路晶體管,且旁路晶體管以并聯方式或迭接方式相互耦接。
因此,應用本揭示內容可經由具有交錯延遲路徑的P/N晶體管對,并在P/N晶體管對相互迭接的狀態下,使得在相同的功率消耗之下,可達到較長的信號傳遞延遲。
附圖說明
為讓本發明的上述和其他目的、特征、優點與實施例能更明顯易懂,所附圖式的說明如下:
圖1A繪示依照本揭示內容的一實施方式的一種延遲元件的電路方塊示意圖。
圖1B繪示依照本揭示內容的一實施方式的一種具有旁路單元的延遲元件的電路方塊示意圖。
圖1C繪示依照本揭示內容的一實施方式的一種具有旁路單元的延遲元件的電路方塊示意圖。
圖2A繪示依照本揭示內容的一實施方式的一種延遲元件的電路方塊示意圖。
圖2B繪示依照本揭示內容的一實施方式的一種具有旁路單元的延遲元件的電路方塊示意圖。
圖2C繪示依照本揭示內容的一實施方式的一種具有旁路單元的延遲元件的電路方塊示意圖。
圖3繪示依照本揭示內容的一實施方式的一種延遲元件的電路方塊示意圖。
圖4繪示依照本揭示內容的一實施方式的一種延遲元件的電路方塊示意圖。
圖5繪示依照本揭示內容的一實施方式的一種數字控制振蕩器的電路方塊示意圖。
主要元件符號說明:
100、200、300、511~51n:延遲元件
111、211、311、411:第一晶體管
112、212、312、412:第二晶體管
113、213、313、413:第三晶體管
114、214、314、414:第四晶體管
115、215、315、415:第五晶體管
116、216、316、416:第六晶體管
117、217、317、417:第七晶體管
118、218、318、418:第八晶體管
219、319、419:第九晶體管
220、320、420:第十晶體管
221、321、421:第十一晶體管
222、322、422:第十二晶體管
323、423:第十三晶體管
324、424:第十四晶體管
325、425:第十五晶體管
326、426:第十六晶體管
427:第十七晶體管
428:第十八晶體管
429:第十九晶體管
430:第二十晶體管
431:第二十一晶體管
432:第二十二晶體管
433:第二十三晶體管
434:第二十四晶體管
131、231:第一旁路晶體管
132、232:第二旁路晶體管
133、233:第三旁路晶體管
134、234:第四旁路晶體管
235:第五旁路晶體管
236:第六旁路晶體管
237:第七旁路晶體管
238:第八旁路晶體管
500:數字控制振蕩器
510:粗調區塊
520:路徑選擇多工器
530:細調區塊
540:反與門
具體實施方式
以下將以圖式及詳細敘述清楚說明本揭示內容的精神,任何所屬技術領域中具有通常知識者在了解本揭示內容的較佳實施例后,當可由本揭示內容所教示的技術,加以改變及修飾,其并不脫離本揭示內容的精神與范圍。
圖1A繪示依照本揭示內容的一實施方式的一種延遲元件100的電路方塊示意圖。延遲元件100可包含第一反相晶體管對(包含第一晶體管111以及第二晶體管112)、第二反相晶體管對(包含第三晶體管113以及第四晶體管114)以及數個延遲單元(包含第五晶體管115~第八晶體管118)。第一反相晶體管對用以接收輸入信號S_IN。第二反相晶體管對交錯耦接第一反相晶體管對,并由第一反相晶體管對交錯控制。延遲單元分別迭接于第一反相晶體管對之間以及第二反相晶體管對之間,用以提供連續的數個信號傳遞延遲,其中輸入信號S_IN經由第一反相晶體管對、第二反相晶體管對與延遲單元依序操作而延遲預設時間,以產生相對應預設時間的輸出信號S_OUT。
在本揭示內容一實施例中,第一晶體管111具有柵極、漏極以及源極。第一晶體管111的柵極電性耦接輸入端(IN),第一晶體管111的源極電性耦接相對高電平電壓VCC(例如:電源供應端)。第二晶體管112具有柵極、漏極以及源極。第二晶體管112的柵極電性耦接輸入端(IN),第二晶體管112的源極電性耦接相對低電平電壓GND(例如:接地端)。上述第一晶體管111可為P型晶體管,第二晶體管112可為N型晶體管。
在一實施例中,第三晶體管113具有柵極、漏極以及源極。第三晶體管113的柵極電性耦接第二晶體管112的漏極,第三晶體管113的源極電性耦接相對高電平電壓VCC。第四晶體管114具有柵極、漏極以及源極。第四晶體管114的柵極電性耦接第一晶體管111的漏極,第四晶體管114的源極電性耦接相對低電平電壓GND。上述第三晶體管113可為P型晶體管,第四晶體管可為N型晶體管。
因此,第一反相晶體管對與第二反相晶體管對各自耦接于電壓VCC和GND之間,且分別使用電壓VCC和GND所形成的一組電源路徑,各自依據相對應電源路徑所提供的導通電流進行操作。
在本揭示內容一實施例中,延遲單元可包含第一迭接晶體管對(包含第五晶體管115以及第六晶體管116)以及第二迭接晶體管對(包含第七晶體管117以及第八晶體管118)。第一迭接晶體管對迭接于第一反向晶體管對的第一晶體管111以及第二晶體管112之間,且第一迭接晶體管對交錯耦接第二反向晶體管對,并由第二反向晶體管對交錯控制。第二迭接晶體管對迭接于第二反向晶體管對的第三晶體管113以及第四晶體管114之間,且第二迭接晶體管對電性耦接第一迭接晶體管對以及輸出端(OUT),并由第一迭接晶體管對控制。
在一實施例中,第五晶體管115具有柵極、漏極以及源極。第五晶體管115的柵極電性耦接第四晶體管114的漏極,第五晶體管115的源極電性耦接第一晶體管111的漏極以及第四晶體管114的柵極。第六晶體管116具有柵極、漏極以及源極。第六晶體管116的柵極電性耦接第三晶體管113的漏極,第六晶體管116的漏極電性耦接第五晶體管115的漏極,第六晶體管116的源極電性耦接第二晶體管112的漏極以及第三晶體管113的柵極。上述第五晶體管115可為P型晶體管,第六晶體管116可為N型晶體管。
在一實施例中,第七晶體管117具有柵極、漏極以及源極。第七晶體管117的柵極電性耦接第五晶體管115以及第六晶體管116的漏極,第七晶體管117的漏極電性耦接輸出端,第七晶體管117的源極電性耦接第三晶體管113的漏極以及第六晶體管116的柵極。第八晶體管118具有柵極、漏極以及源極。第八晶體管118的柵極電性耦接第七晶體管117的柵極、第五晶體管115的漏極以及第六晶體管116的漏極,第八晶體管118的漏極電性耦接第七晶體管117的漏極以及輸出端,第八晶體管118的源極電性耦接第四晶體管114的漏極以及第五晶體管115的柵極。上述第七晶體管117可為P型晶體管,第八晶體管118可為N型晶體管。
因此,第一晶體管111~第八晶體管118可與第一反相晶體管對以及第二反相晶體管對分別共用電壓VCC和GND所形成的兩組電源路徑,且各自依據相對應電源路徑所提供的導通電流進行操作。
舉例來說,若輸入端接收一個低電壓電平的輸入信號S_IN時,此低電壓電平的輸入信號S_IN使第一晶體管111導通。此時,節點A上拉至高電壓電平,并使第四晶體管114導通。然后,節點D下拉至低電壓電平,并使第五晶體管115導通。接著,節點E上拉至高電壓電平,并使第八晶體管118導通。隨后,節點F下拉至低電壓電平,并輸出低電壓電平的輸出信號S_OUT。因此,第一晶體管111、第四晶體管114、第五晶體管115以及第八晶體管118提供了四個信號傳遞延遲的時間,使輸入信號S_IN延遲了四個信號傳遞延遲的時間后,經由輸出端輸出相對應的輸出信號S_OUT。
同樣地,若輸入端接收一個高電壓電平的輸入信號S_IN時,此高電壓電平的輸入信號S_IN使第二晶體管112導通。此時,節點B下拉至低電壓電平,并使第三晶體管113導通。然后,節點C上拉至高電壓電平,并使第六晶體管116導通。接著,節點E下拉至低電壓電平,并使第七晶體管117導通。隨后,節點F上拉至高電壓電平,并輸出高電壓電平的輸出信號S_OUT。因此,第二晶體管112、第三晶體管113、第六晶體管116以及第七晶體管117提供了四個信號傳遞延遲的時間,使輸入信號S_IN延遲了四個信號傳遞延遲的時間后,經由輸出端輸出相對應的輸出信號S_OUT。
因此,經由延遲單元的迭接級數的增加或減少,使得信號傳遞延遲的時間為可控制的,而且延遲單元分別與第一反相晶體管對以及第二反相晶體管對共用VCC與GND所形成的兩組電源路徑,使得功率消耗不會因延遲單元的迭接級數的增加而上升。
圖1B以及圖1C繪示依照本揭示內容的一實施方式的一種具有旁路單元的延遲元件100的電路方塊示意圖。延遲元件100更可包含旁路單元(包含第一旁路晶體管131~第四旁路晶體管134),且旁路單元并聯耦接迭接晶體管對(包含第五晶體管115~第八晶體管118)。當旁路單元切換至導通狀態時,旁路單元可排除迭接晶體管對中P型晶體管(第五晶體管115以及第七晶體管117)以及N型晶體管(第六晶體管116以及第八晶體管118)的儲存電荷。在一實施例中,第一旁路晶體管131~第四旁路晶體管134以并聯方式或迭接方式相互耦接。
如圖1B所示,第一旁路晶體管131~第四旁路晶體管134以并聯方式相互耦接,分別用以排除節點A、節點B、節點C以及節點D的儲存電荷,使得第五晶體管115~第八晶體管118可隨其柵極的電壓電平的改變而轉態。在本實施例中,第一旁路晶體管131受節點C的電壓電平控制,第二旁路晶體管132受節點D的電壓電平控制,第三旁路晶體管133受節點A的電壓電平控制,第四旁路晶體管134受節點B的電壓電平控制。
如圖1C所示,第一旁路晶體管131~第四旁路晶體管134以迭接方式相互耦接,分別用以排除節點A、節點B、節點C以及節點D的儲存電荷,使得第五晶體管115~第八晶體管118可隨其柵極的電壓電平的改變而轉態。在本實施例中,第一旁路晶體管131受輸出端的電壓電平控制,第二旁路晶體管132受輸出端的電壓電平控制,第三旁路晶體管133受節點E的電壓電平控制,第四旁路晶體管134受節點E的電壓電平控制。
圖2A繪示依照本揭示內容的一實施方式的一種延遲元件200的電路方塊示意圖。在本揭示內容一實施例中,延遲單元可包含數個迭接晶體管對,例如,第一迭接晶體管對(包含第五晶體管215以及第六晶體管216)、第二迭接晶體管對(包含第七晶體管217以及第八晶體管218)、第三迭接晶體管對(包含第九晶體管219以及第十晶體管220)、第四迭接晶體管對(包含第十一晶體管221以及第十二晶體管222)。上述迭接晶體管對分別迭接于第一反向晶體管對(包含第一晶體管211以及第二晶體管212)之間以及第二反向晶體管對(包含第三晶體管213以及第四晶體管214)之間。迭接晶體管對可依序串聯相接,且迭接晶體管對中的第一者(第一迭接晶體管對)交錯耦接第二反向晶體管對,并由第二反向晶體管對交錯控制。迭接晶體管對中的最后一者(第四迭接晶體管對)電性耦接輸出端。除了迭接晶體管對中最后一者(第四迭接晶體管對)之外,其余迭接晶體管對以交錯耦接方式串聯相接,并依序交錯控制。
舉例來說,第一迭接晶體管對迭接于第一反相晶體管對之間,第三迭接晶體管對迭接于第一迭接晶體管對之間。同樣地,第二迭接晶體管對迭接于第二反相晶體管對之間,第四迭接晶體管對迭接于第二迭接晶體管對之間。除此之外,第二反相晶體管對交錯耦接第一迭接晶體管對,第一迭接晶體管交錯耦接第二迭接晶體管對,第二迭接晶體管對交錯耦接第三迭接晶體管對,第三迭接晶體管對電性耦接第四迭接晶體管對,第四迭接晶體管對電性耦接輸出端。
因此,第一迭接晶體管對~第四迭接晶體管對可與第一反相晶體管對以及第二反相晶體管對分別共用電壓VCC和GND所形成的兩組電源路徑,且各自依據相對應電源路徑所提供的導通電流進行操作。
在本實施例中,迭接晶體管對中的每一者包含P型晶體管(例如:第五晶體管215、第七晶體管217、第九晶體管219以及第十一晶體管221)以及N型晶體管(例如:第六晶體管216、第八晶體管218、第十晶體管220以及第十二晶體管222),且第一反向晶體管對、第二反向晶體管對以及迭接晶體管對中的P型晶體管以及N型晶體管以交錯方式傳遞信號。亦即,第一反向晶體管對、第二反向晶體管對以及迭接晶體管對中的P型晶體管以及N型晶體管不會同時導通,并交錯控制下一級相異型式的晶體管(例如:N型晶體管的輸出控制下一級P型晶體管,或者P型晶體管的輸出控制下一級N型晶體管)的方式傳遞信號。
在操作上,若輸入端接收一個低電壓電平的輸入信號S_IN時,此低電壓電平的輸入信號S_IN使第一晶體管211導通。此時,節點A上拉至高電壓電平,并使第四晶體管214導通。然后,節點D下拉至低電壓電平,并使第五晶體管215導通。接著,節點E上拉至高電壓電平,并使第八晶體管218導通。隨后,節點H下拉至低電壓電平,并使第九晶體管219導通。然后,節點I上拉至高電壓電平,并使第十二晶體管222導通。接著,節點J下拉至低電壓電平,并輸出低電壓電平的輸出信號S_OUT。因此,第一晶體管211、第四晶體管214、第五晶體管215、第八晶體管218、第九晶體管219以及第十二晶體管222提供了六個信號傳遞延遲的時間,使輸入信號S_IN延遲了六個信號傳遞延遲的時間后,經由輸出端輸出相對應的輸出信號S_OUT。
同理,若輸入端接收一個高電壓電平的輸入信號S_IN時,其信號傳遞的操作方式亦與上述范例相同或相似,于此不再贅述。由此可知,第二晶體管212、第三晶體管213、第六晶體管216、第七晶體管217、第十晶體管220以及第十一晶體管221亦提供了六個信號傳遞延遲的時間,使輸入信號S_IN延遲了六個信號傳遞延遲的時間后,經由輸出端輸出相對應的輸出信號S_OUT。
值得注意的是,在本實施例中利用多個迭接晶體管以垂直迭接方式增加晶體管的串接級數,使信號傳遞延遲的時間增加,且多個迭接晶體管可與第一反相晶體管對以及第二反相晶體管對共用電壓VCC和GND所形成的兩組電源路徑,而不額外消耗功率,達到低功秏與長延遲的功效。
圖2B以及圖2C繪示依照本揭示內容的一實施方式的一種具有旁路單元的延遲元件200的電路方塊示意圖。相似于圖1B以及圖1C所示的延遲元件100,延遲元件200更可包含旁路單元(包含第一旁路晶體管231~第八旁路晶體管238),且旁路單元并聯耦接迭接晶體管對(包含第五晶體管215~第十二晶體管222)。當旁路單元切換至導通狀態時,旁路單元可排除迭接晶體管對中P型晶體管以及N型晶體管的儲存電荷。在一實施例中,第一旁路晶體管231~第八旁路晶體管238以并聯方式或迭接方式相互耦接。
如圖2B所示,第一旁路晶體管231~第八旁路晶體管238以并聯方式相互耦接,其排除儲存電荷的操作方式與圖1B所示的實施范例相同或相似,于此不再贅述。
如圖2C所示,第一旁路晶體管231~第八旁路晶體管238以迭接方式相互耦接,其排除儲存電荷的操作方式與圖1C所示的實施范例相同或相似,于此不再贅述。
圖3繪示依照本揭示內容的一實施方式的一種延遲元件300的電路方塊示意圖。延遲元件300包含數個反向晶體管對,例如,第一反相晶體管對(包含第一晶體管311以及第二晶體管312)、第二反相晶體管對(包含第三晶體管313以及第四晶體管314)、第三反相晶體管對(包含第五晶體管315以及第六晶體管316)與第四反相晶體管對(包含第七晶體管317以及第八晶體管318)以及數個迭接晶體管對,例如,第一迭接晶體管對(包含第九晶體管319以及第十晶體管320)、第二迭接晶體管對(包含第十一晶體管321以及第十二晶體管322)、第三迭接晶體管對(包含第十三晶體管323以及第十四晶體管324)與第四迭接晶體管對(包含第十五晶體管325以及第十六晶體管326)。
上述反向晶體管對以交錯耦接方式串聯相接,并依序交錯控制,且反向晶體管對中的第一者(第一反相晶體管對)用以接收輸入信號S_IN。迭接晶體管對可迭接于反向晶體管對之間,且迭接晶體管對依序串聯相接。迭接晶體管對中的第一者(第一迭接晶體管對)交錯耦接反向晶體管對中的最后一者(第四反相晶體管對),并由反向晶體管對中的最后一者(第四反相晶體管對)交錯控制。上述反向晶體管對以及迭接晶體管對用以提供連續的數個信號傳遞延遲,且輸入信號S IN經由反向晶體管對以及迭接晶體管對依序操作而延遲預設時間,以產生相對應預設時間的輸出信號S_OUT。
反向晶體管對以及迭接晶體管對中的每一者包含P型晶體管(例如:第一晶體管311、第三晶體管313、第五晶體管315、第七晶體管317、第九晶體管319、第十一晶體管321、第十三晶體管323以及第十五晶體管325)以及N型晶體管(例如:第二晶體管312、第四晶體管314、第六晶體管316、第八晶體管318、第十晶體管320、第十二晶體管322、第十四晶體管324以及第十六晶體管326),且反向晶體管對以及迭接晶體管對中的P型晶體管以及N型晶體管以交錯方式傳遞信號。亦即,反向晶體管對以及迭接晶體管對中的P型晶體管以及N型晶體管不會同時導通,并交錯控制下一級相異型式的晶體管(例如:N型晶體管的輸出控制下一級P型晶體管,或者P型晶體管的輸出控制下一級N型晶體管)的方式傳遞信號。
在操作上,若輸入端接收一個低電壓電平的輸入信號S_IN時,此低電壓電平的輸入信號S_IN使第一晶體管311導通。此時,節點A上拉至高電壓電平,并使第四晶體管314導通。然后,節點D下拉至低電壓電平,并使第五晶體管315導通。接著,節點E上拉至高電壓電平,并使第八晶體管318導通。隨后,節點H下拉至低電壓電平,并使第九晶體管319導通。然后,節點I上拉至高電壓電平,并使第十二晶體管322導通。接著,節點J下拉至低電壓電平,并使第十三晶體管323導通。隨后,節點K上拉至高電壓電平,并使第十六晶體管326導通。然后,節點L下拉至低電壓電平,并輸出低電壓電平的輸出信號S_OUT。
因此,第一晶體管311、第四晶體管314、第五晶體管315、第八晶體管318、第九晶體管319、第十二晶體管322、第十三晶體管323以及第十六晶體管326提供了八個信號傳遞延遲的時間,使輸入信號S_IN延遲了八個信號傳遞延遲的時間后,經由輸出端輸出相對應的輸出信號S_OUT。
同理,若輸入端接收一個高電壓電平的輸入信號S_IN時,其信號傳遞的操作方式亦與上述范例相同或相似,于此不再贅述。由此可知,第二晶體管312、第三晶體管313、第六晶體管316、第七晶體管317、第十晶體管320、第十一晶體管321、第十四晶體管324、第十五晶體管325亦提供了八個信號傳遞延遲的時間,使輸入信號S_IN延遲了八個信號傳遞延遲的時間后,經由輸出端輸出相對應的輸出信號S_OUT。
值得注意的是,在本實施例中利用多個反相晶體管與多個迭接晶體管以水平延伸方式增加晶體管的串接級數,使信號傳遞延遲的時間增加。相較于傳統由反相器所組成的延遲元件,在相同功率消耗之下,本實施例所產生的信號傳遞延遲的時間可為傳統延遲元件所產生的延遲時間的兩倍。
再者,更可利用多個反相晶體管與多個迭接晶體管以水平延伸與垂直迭接方式增加晶體管的串接級數,如圖4所示。圖4繪示依照本揭示內容的一實施方式的一種延遲元件400的電路方塊示意圖。在本實施例中,延遲元件400結合了如圖2A~圖2C所示的垂直迭接方式以及如圖3所示的水平延伸方式增加晶體管的串接級數,使信號傳遞延遲的時間大幅度增加,并在相同功率消耗之下,大幅增加了信號傳遞延遲的時間,其操作方式與上述實施方式相同或相似,于此不再贅述。
在本揭示內容一實施例中,延遲元件300與延遲元件400更可包含旁路單元(未繪示)并聯耦接迭接晶體管對。當旁路單元切換至導通狀態時,旁路單元可排除迭接晶體管對中P型晶體管以及N型晶體管的儲存電荷。在一實施例中,旁路單元可包含數個旁路晶體管(未繪示),且旁路晶體管以并聯方式或迭接方式相互耦接,其排除儲存電荷的操作方式與圖1B、圖1C、圖2B以及圖2C所示的實施范例相同或相似,于此不再贅述。
圖5繪示依照本揭示內容的一實施方式的一種數字控制振蕩器500的電路方塊示意圖。數字控制振蕩器500可包含粗調區塊(coarse tuning stage)510、細調區塊(fine tuning stage)530與反與門540。粗調區塊510包含數個延遲元件(例如:第一延遲元件511~第N延遲元件51n)以及路徑選擇多工器520,且粗調區塊510中的延遲元件具有較長的延遲時間與傳遞路徑。同樣地,細調區塊530亦可包含數個延遲元件,且細調區塊530中的延遲元件具有較短的延遲時間與傳遞路徑。在本實施例中,可經由粗調區塊510或細調區塊530中延遲元件的信號傳遞延遲特性以及反與門540的信號回授,以產生振蕩頻率。振蕩頻率的高低依據信號傳遞路徑的長短所決定,且路徑選擇多工器520可依據控制碼(CODE)選擇粗調區塊510或細調區塊530,以得到不同的信號傳遞路徑,進而產生不同的振蕩頻率與解析度。
上述粗調區塊510的延遲元件中的每一者可包含數個反向晶體管對以及數個迭接晶體管對,其連接方式與操作方法與圖1A~圖4所示的實施范例相同或相似,于此不再贅述。
相較于習知作法,在本揭示內容的上述實施例中,可經由具有交錯延遲路徑的P/N晶體管對,并透過相互迭接,使得在相同的功率消耗之下,可達到較長的信號傳遞延遲。此外,P/N晶體管對亦可在水平延伸、垂直迭接或上述組合方式之下,產生更長且可控制的信號傳遞延遲。
綜上所述,應用本揭示內容的優點在于以低功率消耗的CMOS延遲元件產生較長的延遲時間,且在低功率與較小面積之下達到需要的信號傳遞延遲,并可廣泛應用于數字式鎖相回路以及利用延遲回路設計的振蕩器與延遲線(delay line)中。
雖然本發明已以實施方式揭露如上,然其并非用以限定本發明,任何熟習此技藝者,在不脫離本發明的精神和范圍內,當可作各種的更動與潤飾,因此本發明的保護范圍當視權利要求書所界定者為準。

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