鬼佬大哥大
  • / 57
  • 下載費用:30 金幣  

半導體器件及其驅動方法.pdf

關 鍵 詞:
半導體器件 及其 驅動 方法
  專利查詢網所有資源均是用戶自行上傳分享,僅供網友學習交流,未經上傳用戶書面授權,請勿作他用。
摘要
申請專利號:

CN201180009045.X

申請日:

2011.01.25

公開號:

CN102742002B

公開日:

2015.01.28

當前法律狀態:

授權

有效性:

有權

法律詳情: 授權|||實質審查的生效IPC(主分類):H01L 21/8242申請日:20110125|||公開
IPC分類號: H01L21/8242; G11C11/401; G11C11/405; H01L21/8247; H01L27/10; H01L27/105; H01L27/108; H01L27/115; H01L29/788; H01L29/792 主分類號: H01L21/8242
申請人: 株式會社半導體能源研究所
發明人: 井上廣樹; 加藤清; 松崎隆德; 長塚修平
地址: 日本神奈川縣厚木市
優先權: 2010.02.12 JP 2010-028820
專利代理機構: 中國專利代理(香港)有限公司 72001 代理人: 何欣亭;李家麟
PDF完整版下載: PDF下載
法律狀態
申請(專利)號:

CN201180009045.X

授權公告號:

102742002B||||||

法律狀態公告日:

2015.01.28|||2012.12.26|||2012.10.17

法律狀態類型:

授權|||實質審查的生效|||公開

摘要

一個目的是提供一種具有新結構的半導體器件,其中甚至在沒有提供電力時也能夠保持已存儲數據,并且寫入次數不受限制。該半導體器件使用寬能隙半導體來形成,并且包括有選擇地向源線施加與位線的電位相等或不同的電位的電位變化電路。因此,半導體器件的功率消耗能夠充分降低。

權利要求書

1.?一種半導體器件,包括:位線;源線;電位變化電路;以及存儲器單元,所述存儲器單元包括:????第一晶體管,包括第一柵電極、第一源電極、第一漏電極以及包含第一半導體的第一溝道形成區;????第二晶體管,包括第二柵電極、第二源電極、第二漏電極和包含第二半導體的第二溝道形成區;以及????電容器,其中,所述第一半導體不同于所述第二半導體,所述第一柵電極、所述第二漏電極和所述電容器的電極之一相互電連接,以便形成保持電荷的結點,所述源線、所述電位變化電路的端子之一和所述第一源電極相互電連接,所述位線、所述第二源電極和所述第一漏電極相互電連接,?所述電位變化電路配置成有選擇地將第一電位施加到所述源線或者將第二電位施加到所述源線,以及所述第一電位等于所述位線的電位,而所述第二電位不同于所述位線的電位。2.?如權利要求1所述的半導體器件,其中,所述第二半導體是氧化物半導體。3.?如權利要求1所述的半導體器件,其中,所述電位變化電路配置成在導通所述第一晶體管的電位施加到所述結點時,將所述第一電位施加到所述源線。4.?一種半導體器件,包括:寫字線;讀字線;位線;源線;?電位變化電路;以及存儲器單元,所述存儲器單元包括:????第一晶體管,包括第一柵電極、第一源電極、第一漏電極以及包含第一半導體的第一溝道形成區;????第二晶體管,包括第二柵電極、第二源電極、第二漏電極和包含第二半導體的第二溝道形成區;以及????電容器,其中,所述第一半導體不同于所述第二半導體,所述第一柵電極、所述第二漏電極和所述電容器的電極之一相互電連接,以便形成保持電荷的結點,所述源線、所述電位變化電路的端子之一和所述第一源電極相互電連接,所述位線、所述第二源電極和所述第一漏電極相互電連接,所述讀字線和所述電容器的電極中的另一個相互電連接,所述寫字線和所述第二柵電極相互電連接,以及所述電位變化電路配置成有選擇地將第一電位施加到所述源線或者將第二電位施加到所述源線,以及所述第一電位等于所述位線的電位,而所述第二電位不同于所述位線的電位。5.?如權利要求4所述的半導體器件,其中,所述第二半導體是氧化物半導體。6.?如權利要求4所述的半導體器件,其中,所述電位變化電路配置成在導通所述第一晶體管的電位施加到所述結點時,將所述第一電位施加到所述源線。7.?一種用于驅動半導體器件的方法,所述半導體器件中第一晶體管的柵電極、第二晶體管的漏電極和電容器的電極之一被電連接以形成保持電荷的結點,包括:在導通所述第一晶體管的電位施加到所述結點時,使所述第一晶體管的源電極的電位和所述第一晶體管的漏電極的電位彼此相等,其中,所述第二晶體管包括包含氧化物半導體的溝道形成區。8.?如權利要求7所述的用于驅動半導體器件的方法,其中,所述第一晶體管的溝道形成區包括與所述第二晶體管的溝道形成區中的半導體材料不同的半導體材料。9.?如權利要求7所述的用于驅動半導體器件的方法,其中,通過電位變化電路控制連接到所述第一晶體管的源電極的源線的電位,使所述第一晶體管的源電極的電位和所述第一晶體管的漏電極的電位彼此相等。

說明書

半導體器件及其驅動方法

技術領域

所公開的本發明涉及使用半導體元件的半導體器件及其驅動方法。

背景技術

使用半導體元件的存儲器裝置廣義地分為兩類:在未加電時丟失已存儲數據的易失性裝置以及甚至在未加電時也保持已存儲數據的非易失性裝置。

易失性存儲器裝置的一個典型示例是動態隨機存取存儲器(DRAM)。DRAM按照如下方式來存儲數據:選擇存儲器元件中包含的晶體管,并且電荷在電容器中積聚。

由于上述原理,當讀出DRAM中的數據時,電容器中的電荷丟失;因此,另一個寫操作在每次讀出數據時是必需的。此外,由于當晶體管處于截止狀態時,泄漏電流(截止態電流)在存儲器元件中包含的晶體管的源極與漏極之間流動,所以即使沒有選擇晶體管,電荷也流入或流出,這使數據保持期較短。為此,在預定間隔需要另一個寫操作(刷新操作),并且難以充分降低功率消耗。此外,由于已存儲數據在電力供應停止時丟失,所以需要利用磁性材料或光學材料的另一種存儲器裝置,以便將數據保持長時間。

易失性存儲器裝置的另一個示例是靜態隨機存取存儲器(SRAM)。SRAM通過使用諸如觸發器之類的電路來保持已存儲數據,并且因而無需刷新操作,這是優于DRAM的優點。但是,因為使用諸如觸發器之類的電路,所以每存儲容量的成本增加。此外,如同DRAM中那樣,SRAM中的已存儲數據在電力供應停止時丟失。

非易失性存儲器裝置的一個典型示例是閃速存儲器。閃速存儲器包括晶體管中的柵電極與溝道形成區之間的浮柵(floating?gate),并且通過將電荷保持在浮柵中來存儲數據。因此,閃速存儲器的優點在于,數據保持期間極長(半永久),并且不需要在易失性存儲器裝置中是必需的刷新操作(例如參見專利文獻1)。

但是,在閃速存儲器中存在的問題在于,存儲器元件在預定數量的寫操作之后不起作用,因為包含在存儲器元件中的柵絕緣層因寫操作中生成的隧道電流而退化。為了降低這個問題的影響,例如,能夠采用一種在存儲器元件之間均衡寫操作的數量的方法,但是需要復雜的外圍電路以采用這種方法。此外,甚至當采用這種方法時,也沒有解決有關使用壽命的基本問題。換言之,閃速存儲器不適合頻繁改寫數據的應用。

另外,高電壓對于將電荷保持在浮柵中或者去除電荷是必需的,并且要求用于這個方面的電路。此外,需要較長時間來注入或去除電荷,并且不容易提高寫入和擦除數據的速度。

[參考文獻]

專利文獻1:日本已公開專利申請No.?S57-105889。

發明內容

鑒于上述問題,所公開的本發明的一個實施例的目的是提供一種具有新結構的半導體器件,其中甚至在沒有提供電力時也能夠保持已存儲數據,并且寫入次數不受限制。

在所公開的本發明中,半導體器件使用允許晶體管的截止態電流的充分降低的材料來形成;例如,使用作為寬能隙半導體的氧化物半導體材料。當使用允許晶體管的截止態電流的充分降低的半導體材料時,半導體器件能夠將數據保持長時間。

此外,所公開的本發明的一個實施例是一種半導體器件,該半導體器件使用寬能隙半導體來形成,并且包括有選擇地向源線施加與位線的電位相等或不同的電位的電位變化電路。因此,半導體器件的功率消耗能夠充分降低。

具體來說,能夠采用以下給出的結構的示例。

本發明的一個實施例是一種半導體器件,其中包括位線、源線、電位變化電路和存儲器單元。存儲器單元包括:第一晶體管,其中包括第一柵電極、第一源電極、第一漏電極和第一溝道形成區;第二晶體管,其中包括第二柵電極、第二源電極、第二漏電極和第二溝道形成區;以及電容器。第一溝道形成區包括與第二溝道形成區中的半導體材料不同的半導體材料。第一柵電極、第二漏電極(或第二源電極)以及電容器的電極之一相互連接,以便形成保持電荷的結點。源線、電位變化電路的端子之一以及第一源電極(或第一漏電極)相互電連接。位線、第二源電極(或第二漏電極)以及第一漏電極(或第一源電極)相互電連接。電位變化電路有選擇地向源線施加電位,該電位與位線的電位相等或不同。

本發明的一個實施例是一種半導體器件,其中包括寫字線(write?word?line)、讀字線(read?word?line)、位線、源線、電位變化電路和存儲器單元。存儲器單元包括:第一晶體管,其中包括第一柵電極、第一源電極、第一漏電極和第一溝道形成區;第二晶體管,其中包括第二柵電極、第二源電極、第二漏電極和第二溝道形成區;以及電容器。第一溝道形成區包括與第二溝道形成區中的半導體材料不同的半導體材料。第一柵電極、第二漏電極(或第二源電極)以及電容器的電極之一相互連接,以便形成保持電荷的結點。源線、電位變化電路的端子之一以及第一源電極(或第一漏電極)相互電連接。位線、第二源電極(或第二漏電極)以及第一漏電極(或第一源電極)相互電連接。讀字線WL和電容器的電極中的另一個相互電連接。寫字線和第二柵電極相互電連接。電位變化電路有選擇地向源線施加電位,該電位與位線的電位相等或不同。

在上述結構中,第二晶體管的第二溝道形成區可包括氧化物半導體。此外,電位變化電路可具有在使第一晶體管導通的電位施加到結點時向源線施加與位線的電位相等的電位的功能。

本發明的另一個實施例是一種用于驅動半導體器件的方法,其中第一晶體管的柵電極、第二晶體管的漏電極(或源電極)以及電容器的電極之一進行電連接,以便形成保持電荷的結點。在該方法中,在使第一晶體管導通的電位施加到結點時,使第一晶體管的源電極的電位和第一晶體管的漏電極的電位彼此相等。

在上述結構中,第一晶體管的溝道形成區可包括與第二晶體管的溝道形成區中的半導體材料不同的半導體材料。此外,第二晶體管的溝道形成區可包括氧化物半導體。此外,通過電位變化電路控制連接到第一晶體管的源電極的源線的電位,使第一晶體管的源電極(漏電極)的電位和第一晶體管的漏電極的電位彼此相等。

注意,描述電位中的術語“相等”包括“基本上相等”。所公開的本發明的技術思路在于,位線與源線之間的電位差充分降低,并且因而抑制位線和源線中流動的電流。因此,包括“基本上相等”的電位、例如與源線的電位固定到GND等的情況相比使功率消耗能夠充分降低(降低到百分之一或更小)的電位。另外,因導線電阻等引起的電位偏差是適當可接受的。

注意,雖然在以上描述中,晶體管可使用氧化物半導體來形成,但是所公開的本發明并不局限于此。可使用能夠實現與氧化物半導體相當的截止態電流特性的材料,例如像碳化硅等的寬能隙材料(具體來說,其能隙Eg大于3?eV的半導體材料)。

注意,在本說明書等中,諸如“之上”或“之下”之類的術語不一定表示組件放置于“直接在”另一個組件“之上”或“之下”。例如,表示“柵絕緣層之上的柵電極”并不排除另一個組件設置在柵絕緣層與柵電極之間的情況。

另外,在本說明書等中,諸如“電極”或“布線”之類的術語并沒有限制組件的功能。例如,“電極”有時用作“布線”的一部分,反過來也是一樣。此外,術語“電極”或“布線”能夠包括多個“電極”或“布線”按照集成方式來形成的情況。

此外,例如,當使用相反極性的晶體管時或者當電流流動方向在電路操作中改變時,“源”和“漏”的功能有時相互交換。因此,在本說明書中,術語“源”和“漏”能夠互換。

注意,在本說明書等中,術語“電連接”包括組件通過具有任何電功能的物體來連接的情況。對于具有任何電功能的物體沒有具體限制,只要電信號能夠在通過該物體連接的組件之間傳送和接收。

具有任何電功能的物體的示例包括諸如晶體管、電阻器、電感器、電容器之類的開關元件和具有各種功能的元件以及電極和布線。

由于包括氧化物半導體的晶體管的截止態電流極小,所以已存儲數據能夠通過使用晶體管來保持極長時期。換言之,刷新操作變得不需要,或者刷新操作的頻率能夠極低,這引起功率消耗的充分降低。此外,已存儲數據甚至在沒有提供電力(注意,電位優選地是固定的)時也能夠保持長時期。

此外,按照所公開的本發明的半導體器件不需要用于寫入數據的高電壓,并且元件退化不成問題。例如,與常規非易失性存儲器不同,不需要向浮柵注入以及從浮柵抽取電子,并且因而諸如柵絕緣層的退化之類的問題完全沒有出現。也就是說,按照所公開的本發明的半導體器件對改寫次數沒有限制——這一直是常規非易失性存儲器的問題,并且因而具有極大提高的可靠性。此外,由于通過使晶體管導通和截止來寫入數據,所以能夠易于實現高速操作。存在不需要用于擦除數據的操作的優點。

由于包括不是氧化物半導體的材料的晶體管能夠以充分高的速度進行操作,所以當它與包括氧化物半導體的晶體管相結合時,半導體器件能夠以充分高的速度執行操作(例如讀取數據)。此外,包括不是氧化物半導體的材料的晶體管能夠適當地實現需要以高速度進行操作的各種電路(例如邏輯電路或驅動器電路)。

因此,能夠通過提供包括不是氧化物半導體的材料的晶體管(一般來說,能夠以充分高的速度進行操作的晶體管)以及包括氧化物半導體的晶體管(一般來說,其截止態電流充分小的晶體管),來實現具有新特征的半導體器件。

此外,在寫入數據時,使源線的電位和位線的電位彼此相等,由此能夠實現具有充分降低的功耗的半導體器件。

附圖說明

圖1A-1、圖1A-2和圖1B是半導體器件的電路圖。

圖2是半導體器件的電路圖。

圖3是半導體器件的電路圖。

圖4是時序圖。

圖5A和圖5B是半導體器件的截面圖和平面圖。

圖6A至圖6D是半導體器件的制造步驟的截面圖。

圖7A至圖7D是半導體器件的制造步驟的截面圖。

圖8A至圖8D是半導體器件的制造步驟的截面圖。

圖9A至圖9C是半導體器件的制造步驟的截面圖。

圖10A至圖10F示出包括半導體器件的電子裝置。

圖11是示出包括氧化物半導體的晶體管的特性的圖表。

圖12是用于評估包括氧化物半導體的晶體管的特性的電路的簡圖。

圖13是用于評估包括氧化物半導體的晶體管的特性的電路的時序圖。

圖14是示出包括氧化物半導體的晶體管的特性的圖表。

圖15是示出包括氧化物半導體的晶體管的特性的圖表。

圖16是示出包括氧化物半導體的晶體管的特性的圖表。

圖17是示出存儲窗口寬度的檢查結構的圖表。

具體實施方式

下面參照附圖來描述本發明的實施例和示例。注意,本發明并不局限于以下描述,并且本領域的技術人員將易于理解,模式和細節能夠通過各種方式進行修改,而沒有背離本發明的精神和范圍。相應地,本發明不應當被理解為局限于以下給出的實施例和示例的描述。

注意,為了便于理解,在一些情況下沒有精確表示附圖等所示的各結構的大小、范圍等。因此,所公開的本發明不一定受到附圖等中所示的位置、大小、范圍等限制。

在本說明書中,使用諸如“第一”、“第二”和“第三”之類的序數,以便避免組件之間的混淆,而這些術語不是以數字方式來限制組件。

(實施例1)

在這個實施例中,將參照圖1A-1、圖1A-2和圖1B以及圖2來描述按照所公開的本發明的一個實施例的半導體器件的基本電路結構和操作。注意,在每個電路圖中,可在某個晶體管旁標有“OS”,以便指示該晶體管包括氧化物半導體。

<基本電路1>

首先將參照圖1A-1、圖1A-2和圖1B來描述最基本電路結構及其操作。在圖1A-1的半導體器件中,第一布線(第1線)和晶體管160的源電極(或漏電極)相互電連接,并且第二布線(第2線)和晶體管160的漏電極(或源電極)相互電連接。另外,第三布線(第3線)和晶體管162的源電極(或漏電極)相互電連接,并且第四布線(第4線)和晶體管162的柵電極相互電連接。另外,晶體管160的柵電極和晶體管162的源電極(或漏電極)電連接到電容器164的一個電極,并且第五布線(第5線)和電容器164的另一個電極相互電連接。

在這里,例如,包括氧化物半導體的晶體管用作晶體管162。包括氧化物半導體的晶體管的截止態電流極小。因此,當晶體管162處于截止狀態時,晶體管160的柵電極的電位能夠保持極長時間。電容器164促進施加到晶體管160的柵電極的電荷的保持以及已保持數據的讀取。

注意,對晶體管160沒有具體限制。為了提高讀取數據的速度,優選的是使用例如具有高開關速度的晶體管,例如使用單晶硅所形成的晶體管。

備選地,如圖1B中那樣,電容器164可省略。

圖1A-1中的半導體器件能夠利用其中能夠保持晶體管160的柵電極的電位的特性,按如下所述進行寫入、保持和讀取數據。

????首先將描述數據的寫入和保持。第四布線的電位設置成使晶體管162導通的電位,由此晶體管162導通。因此,將第三布線的電位施加到晶體管160的柵電極和電容器164。也就是說,將預定電荷施加到晶體管160的柵電極(數據的寫入)。在這里,施加用于施加兩個不同電平的電位的電荷(下文中,用于施加低電位的電荷稱作電荷QL,而用于施加高電位的電荷稱作電荷QH)。注意,用于施加三個或更多不同電平的電位的電荷可用于提高存儲容量。此后,第四布線的電位設置成使晶體管162截止的電位,由此晶體管162截止。因此,保持施加到晶體管160的柵電極的電荷(數據的保持)。

由于晶體管162的截止態電流極小,所以晶體管160的柵電極的電荷保持長時間。

其次將描述數據的讀取。在將預定電位(固定電位)施加到第一布線的同時,將適當電位(讀出電位)施加到第五布線,由此第二布線的電位根據晶體管160的柵電極中保持的電荷量而變化。這是因為,一般來說,當晶體管160是n溝道晶體管時,在晶體管160的柵電極中保持QH的情況下的表觀閾值Vth_H低于在晶體管160的柵電極中保持QL的情況下的表觀閾值Vth_L。在這里,表觀閾值指的是使晶體管160導通所需的第五布線的電位。因此,通過將第五布線的電位設置成處于Vth_H與Vth_L之間的電位V0,能夠確定晶體管160的柵電極中保持的電荷。例如,在寫入中施加QH的情況下,當第五線的電位設置成V0(>Vth_H)時,晶體管160導通。在寫入中施加QL的情況下,甚至當第五線的電位設置成V0(<Vth_L)時,晶體管160也保持為截止。因此,能夠通過測量第二布線的電位來讀取所保持的數據。

注意,在存儲器單元設置為陣列的情況下,需要僅從預計存儲器單元來讀出數據。在讀出預定存儲器單元的數據而不讀出其它存儲器單元的數據的情況下,晶體管160與柵電極的狀態無關地處于截止狀態的電位、即低于Vth_H的電位可施加到其數據將不被讀取的存儲器單元的第五布線。備選地,晶體管160與柵電極的狀態無關地處于導通狀態的電位、即高于Vth_L的電位可施加到其數據將不被讀取的存儲器單元的第五布線。

第三,將描述數據的改寫。數據的改寫按照與數據的寫入和保持相似的方式來執行。換言之,第四布線的電位設置成使晶體管162導通的電位,由此晶體管162導通。相應地,將第三布線的電位(新數據的電位)施加到晶體管160的柵電極和電容器164。此后,第四布線的電位設置成使晶體管162截止的電位,由此晶體管162截止。因此,將新數據的電荷施加到晶體管160的柵電極。

在按照所公開的本發明的半導體器件中,數據能夠通過如上所述的數據的另一個寫入來直接改寫。因此,不需要借助于高電壓從浮柵來提取電荷,而這在閃速存儲器等中是需要的,并且因而能夠抑制擦除操作所引起的操作速度的降低。換言之,能夠實現半導體器件的高速操作。

注意,晶體管162的漏電極(或源電極)電連接到晶體管160的柵電極,并且由此具有與用作非易失性存儲器元件的浮柵晶體管的浮柵相似的效果。下文中,在一些情況下,其中晶體管162的漏電極(或源電極)和晶體管160的柵電極相互電連接的一部分稱作結點FG。當晶體管162截止時,結點FG能夠被看作是嵌入絕緣體中,并且電荷保持在結點FG中。包括氧化物半導體的晶體管162的截止態電流小于或等于包括硅半導體等的晶體管的截止態電流的十萬分之一;因此,結點FG中積聚的電荷因晶體管162的泄漏電流引起的損失是可忽略的。也就是說,通過包括氧化物半導體的晶體管162,能夠實現無需電力供應而能夠保持數據的非易失性存儲器裝置。

例如,當晶體管162的截止態電流在室溫(25℃)下小于或等于10?zA(1?zA(仄普托安培為1×10-21?A)并且電容器164的電容值大約為10?fF時,數據能夠保持104秒或更長時間。應當理解,保持時間根據晶體管特性和電容值而變化。

在所公開的本發明的半導體器件中,不存在常規浮柵晶體管中發生的柵絕緣膜(隧道絕緣膜)的退化問題。也就是說,能夠解決一直被認為是問題的柵絕緣膜因將電子注入浮柵引起的退化。這意味著,原則上對寫入次數沒有限制。另外,不需要常規浮柵晶體管中寫入或擦除數據所需的高電壓。

諸如圖1A-1的半導體器件中的晶體管之類的組件能夠被看作包括圖1A-2所示的電阻器和電容器。也就是說,在圖1A-2中,晶體管160和電容器164各被看作包括電阻器和電容器。R1和C1分別表示電容器164的電阻值和電容值。電阻值R1對應于電容器164中包含的絕緣層的電阻值。R2和C2分別表示晶體管160的電阻值和電容值。電阻值R2對應于晶體管160導通時的柵絕緣層的電阻值。電容值C2對應于所謂的柵電容(在柵電極與源電極或漏電極之間的電容以及在柵電極與溝道形成區之間的電容)的電容值。

電荷保持期間(又稱作數據保持期間)主要通過在如下條件下的晶體管162的截止態電流來確定:晶體管162的柵極泄漏電流充分小,R1大于或等于ROS(R1≥ROS),并且R2大于或等于ROS(R2≥ROS),其中ROS在晶體管162截止時的源電極與漏電極之間的電阻值(又稱作有效電阻)。

另一方面,在不滿足條件時,即使晶體管162的截止態電流足夠小,也難以確保充分的保持期間。這是因為除了晶體管162的截止態電流之外的泄漏電流(例如源電極與柵電極之間生成的泄漏電流)較高。因此,可以說,這個實施例中公開的半導體器件合乎需要地滿足R1大于或等于ROS(R1≥ROS)并且R2大于或等于ROS(R2≥ROS)的關系。

期望C1大于或等于C2(C1≥C2)。這是因為,通過增加C1,第五布線的電位能夠在結點FG的電位由第五布線來控制時有效地施加到結點FG,并且因而施加到第五布線的電位(例如讀取的電位和不讀取的電位)之間的差能夠減小。

如上所述,當滿足上述關系時,能夠實現更有利的半導體器件。注意,R1和R2分別由晶體管160中包含的柵絕緣層和電容器164中包含的絕緣層來確定。類似地,C1和C2分別由晶體管160的柵絕緣層和電容器164的絕緣層來確定。因此,柵絕緣層的材料、厚度等合乎需要地適當設置,使得可滿足上述關系。

在這個實施例所述的半導體器件中,結點FG具有與閃速存儲器等中的浮柵晶體管的浮柵相似的效果,但是這個實施例的結點FG具有本質上與閃速存儲器等中的浮柵不同的特征。

在閃速存儲器中,由于施加到控制柵的電壓較高,所以需要保持單元之間的適當距離以便防止電位影響相鄰單元的浮柵。這是阻礙半導體器件的高度集成的因素之一。該因素歸因于閃速存儲器的基本原理:隧道電流通過施加高電場來生成。

相比之下,按照這個實施例的半導體器件通過開/關包括氧化物半導體的晶體管來操作,而沒有使用通過隧道電流進行的電荷注入的上述原理。也就是說,與閃速存儲器不同,不需要用于電荷注入的高電場。相應地,不需要考慮控制柵的高電場對相鄰單元的影響,并且因而能夠促進高度集成。

另外,還優于閃速存儲器的優點是,高電場是不需要的,并且大外圍電路(例如升壓電路)是不需要的。例如,在寫入兩階(一位)數據的情況下,在各存儲器單元中,施加到按照這個實施例的存儲器單元的電壓的最大值(同時施加到存儲器單元的端子的最高電位與最低電位之間的差)能夠為5?V或更低,優選地為3?V或更低。

在電容器164所包含的絕緣層的介電常數εr1與晶體管160所包含的絕緣層的介電常數εr2不同的情況下,能夠易于使C1大于或等于C2(C1≥C2),同時作為電容器164所包含的絕緣層的面積的S1以及作為形成晶體管160的柵電容的絕緣層的面積的S2滿足2×S2大于或等于S1(2×S2≥S1)的關系,S2合乎需要地大于或等于S1(S2≥S1)。換言之,能夠易于使C1大于或等于C2,同時電容器164中包含的絕緣層的面積較小。具體來說,例如,在由諸如氧化鉿之類的高k材料所形成的膜或者由諸如氧化鉿之類的高k材料所形成的膜與由氧化物半導體所形成的膜的疊層用于電容器164中包含的絕緣層時,并且在由氧化硅所形成的膜用于形成柵電容的絕緣層時,εr2能夠設置為3至4(包括兩端)。

這類結構的組合實現按照所公開的本發明的半導體器件的更高集成。

注意,除了集成度的增加之外,還能夠采用多階技術,以便提高半導體器件的存儲容量。例如,將三或更多階數據寫到一個存儲器單元,由此與寫入兩階(一位)數據的情況相比能夠提高存儲容量。能夠通過例如除了用于提供低電位的電荷QL和用于提供高電位的電荷QH之外還將電荷Q提供給第一晶體管的柵電極,來實現多階技術。在這種情況下,甚至在具有較大規模(例如15?F2至50?F2(包括兩端);F是最小特征尺寸)的電路結構中,也能夠確保足夠的存儲容量。

注意,在以上描述中使用電子是載流子的n溝道晶體管(n型晶體管),但是將會理解,空穴是多數載流子的p溝道晶體管能夠用來代替n溝道晶體管。

<基本電路2>

接下來,將參照圖2來描述特定電路結構及其操作。圖2中的存儲器單元170的結構與圖1A-1中相似。圖1A-1中的第一布線對應于圖2中的源線SL。圖1A-1中的第四布線對應于圖2中的寫字線WWL。圖1A-1中的第五布線對應于圖2中的讀字線RWL。注意,圖2中的位線BL對應于圖1A-1中的第二布線和第三布線。

圖2中,位線BL連接到復用器(MUX)180。復用器180還連接到寫和讀控制信號線WREN、輸入信號線BL_OS和讀電路輸入信號線RS以及位線BL。寫和讀控制信號線WREN傳送用于改變復用器中的信號通路的信號。輸入信號線BL_OS傳送寫到存儲器單元170的數據信號。讀電路輸入信號線RS傳送來自讀電路的信號。

另外,圖2中,源線SL連接到復用器182。復用器182連接到寫和讀控制信號線WREN、輸入信號線BL_OS和第二源線SL2以及源線SL。第二源線SL2傳送在讀取數據時施加到源線SL的信號。

復用器180和復用器182具有按照寫入和讀控制信號線WREN來改變信號通路的功能。復用器又稱作選擇器。

數據的寫入、保持和讀取與圖1A-1、圖1A-2和圖1B的情況相似地執行。在這里,作為一個示例,將描述電源電位VDD或參考電位GND施加到結點FG的情況。注意,當電源電位VDD施加到結點FG時,保持數據“1”,而當參考電位GND施加到結點FG時,保持數據“0”。此外,第二源線SL2的電位設置為GND。

將描述特定寫操作。連接到存儲器單元170的讀字線RWL的電位設置為GND,并且連接到存儲器單元170的寫字線WWL的電位設置為VDD,由此選擇存儲器單元170。

然后,復用器180和復用器182中的信號通路改變成使得待寫入的輸入信號線BL_OS的數據可通過復用器180傳送給位線BL并且通過復用器182傳送給源線SL。換言之,用于這種操作的信號輸入到寫和讀控制信號線WREN,以便改變復用器180和復用器182中的信號通路。

操作的特征在于,在寫入數據時使位線BL的電位和源線SL的電位彼此相等。甚至在使第一晶體管160導通的電位施加到結點FG時,這由于位線BL和源線SL中流動的電流而能夠降低功率消耗。上述復用器是實現這種操作的電路之一。從源線SL的電位的觀點來看,操作能夠被看作是源線SL的電位的變化。因此,具有這種功能的電路一般能夠稱作“電位變化電路”。注意,“電位變化電路”并不局限于復用器。

注意,在本說明書中,描述電位的術語“相等”包括“基本上相等”。所公開的本發明的技術思路在于,位線BL與源線SL之間的電位差充分降低,并且因而抑制位線BL和源線SL中流動的電流。因此,“基本上相等”的電位包括例如與源線SL的電位固定到GND的情況相比使功率消耗能夠充分降低(降低到百分之一或更小)的電位。另外,因導線電阻等引起的電位偏差是適當可接受的。

注意,為了將數據“0”寫到存儲器單元170,將GND施加到輸入信號線BL_OS,而為了將數據“1”寫到存儲器單元170,將考慮晶體管162中的電壓降的電位VDD+α施加到輸入信號線BL_OS。

通過將讀字線RWL和寫字線WWL的電位設置成比GND要低VDD的電位(下文中,該電位稱作VL),來保持數據。

當讀字線RWL的電位從GND降低到VL時,結點FG的電位因與電容器164的電容耦合而降低VDD(=GND-VL)。相應地,在與數據“1”對應的VDD施加到結點FG時,結點FG的電位降低VDD以成為GND,而在與數據“0”對應的GND施加到結點FG時,結點FG的電位降低VDD以成為VL(=GND-VDD)。

由于將VL提供給寫字線WWL,所以晶體管162截止,而與寫入數據“1”還是寫入數據“0”無關。由于晶體管162的截止態電流相當小,所以晶體管160的柵電極的電荷保持長時間。

通過將讀字線RWL的電位設置為GND而將寫字線WWL的電位設置為VL,來讀出數據。

當讀字線RWL的電位從VL增加到GND時,結點FG的電位因與電容器164的電容耦合而增加VDD(=GND-VL)。相應地,在與數據“1”對應的VDD施加到結點FG時,結點FG的電位增加VDD以成為VDD,而在與數據“0”對應的GND施加到結點FG時,結點FG的電位增加VDD以成為GND(VL+VDD)。

注意,為了讀出數據,復用器180中的信號通路改變成使得位線BL的電位可通過復用器180傳送給讀電路輸出信號線RS。換言之,用于這種操作的信號輸入到寫和讀控制信號線WREN,以便改變復用器180中的信號通路。

另外,復用器182中的信號通路改變成使得源線SL通過復用器182連接到第二源線SL2。換言之,用于這種操作的信號輸入到寫和讀控制信號線WREN,以便改變復用器182中的信號通路。因此,將GND施加到源線SL。

通過上述讀操作,在將數據“1”寫到存儲器單元170的情況下,晶體管160導通,并且位線BL的電位降低;而在將數據“0”寫到存儲器單元170的情況下,晶體管160截止,并且在讀操作開始時的位線BL的電位被保持或者位線BL的電位增加。注意,位線BL的電位是保持還是增加取決于連接到讀電路輸入信號線RS的電路。

如上所述,在具有圖2所示電路結構的半導體器件中,能夠抑制數據寫操作期間在源線SL和位線BL中流動的電流。因此,數據寫操作期間的功率消耗能夠降低。注意,所公開的本發明的技術思路在于,位線BL與源線SL之間的電位差充分降低,并且因而抑制位線BL和源線SL中流動的電流。電路結構并不局限于以上所述,只要技術思路適用。

這個實施例中所述的結構、方法等能夠與其它實施例中所述的結構和方法的任一個適當結合。

(實施例2)

在這個實施例中,將描述以上實施例中所述的半導體器件的應用示例。具體來說,將參照圖3和圖4來描述其中以上實施例所述的半導體器件以矩陣排列的半導體器件的示例。

圖3示出包括m×n個存儲器單元170的半導體器件的電路圖的示例。

按照這個實施例的半導體器件包括m(m為大于或等于2的整數)條寫字線WWL、m條讀字線RWL、n(n為大于或等于2的整數)條位線BL、n條源線SL、其中存儲器單元以m行(沿垂直方向)×n列(沿水平方向)的矩陣排列的存儲器單元陣列、連接到相應n條位線BL的復用器180、連接到相應n條源線SL的復用器182、第一驅動器電路190以及第二驅動器電路192。在這里,以上實施例中所述的結構(圖2所示的結構)應用于存儲器單元170、復用器180和復用器182。也就是說,基本結構和操作與圖2中相似。

輸出信號線BL_OUT、讀電路輸入信號線RS以及寫和讀控制信號線WREN連接到第一驅動器電路190。在這里,輸出信號線BL_OUT是從存儲器單元輸出數據的線路。

芯片使能條信號線(chip?enable?bar?signal?line)CEB、地址選擇信號線A、寫和讀控制信號線WREN、寫字線WWL以及讀字線RWL連接到第二驅動器電路192。在這里,芯片使能阻擋信號線CEB是傳送激活第二驅動器電路192的信號的線路。例如,當芯片使能阻擋信號線CEB的電位較低時,第二驅動器192被激活并且輸出高電位。當芯片使能阻擋信號線CEB的電位較高時,第二驅動器電路192輸出低電位。地址選擇信號線A是傳送用于選擇行地址的信號的線路。

圖4是圖3中的半導體器件的時序圖的示例。時序圖中的CEB、WREN等表示對其施加時序圖中的電位的線路。具有相似功能的線路通過添加到其名稱末尾的“_1”、“_2”等加以區分。注意,為了簡潔起見,這里所述的半導體器件是其中存儲器單元170以2(行)×2(列)排列的示例,但是所公開的本發明并不局限于此。

圖4的時序圖示出下列情況中的線路的電位的關系:將數據“1”寫到所有存儲器單元(寫入1),然后讀出所有存儲器單元中的已寫入數據(讀取1),然后在將數據“0”寫到第一行和第二列中以及第二行和第一列中的存儲器單元的同時將數據“1”寫到第一行和第一列中以及第二行和第二列中的存儲器單元(寫入2),并且然后讀出所有存儲器單元中的已寫入數據(讀取2)。

在寫入1中,CEB僅當A具有高電位時才具有低電位。WREN具有高電位,以便將BL_OS連接到BL和SL,由此允許寫入存儲器單元。第二驅動器電路192向RWL和WWL輸出與A的電位對應的行選擇信號。在這里,當A具有低電位時,輸出選擇第一行的信號,而當A具有高電位時,輸出選擇第二行的信號。所選行的RWL和WWL具有高電位。

在寫入1中,為了將數據“1”寫到所有存儲器單元,按照行選擇的定時,BL_OS_1和BL_OS_2具有高電位。注意,BL_OS_1和BL_OS_2的信號輸入期間設置成比RWL和WWL的信號輸入期間要長。這是因為,如果BL_OS_1和BL_OS_2的信號輸入期間較短,則對存儲器單元的寫入故障(在這里為數據“0”的寫入)會發生。注意,BL_OUT_1和BL_OUT_2的電位在寫入中沒有關系(可以較高或者可以較低)。

在讀取1中,CEB僅當A具有高電位時才具有低電位。WREN具有低電位,以便連接RS和BL以及SL2和SL,由此允許存儲器單元的讀出。第二驅動器電路192向RWL和WWL輸出與A的電位對應的行選擇信號。在這里,當A具有低電位時,輸出選擇第一行的信號,而當A具有高電位時,輸出選擇第二行的信號。所選行的RWL具有高電位。WWL具有低電位,而與是否選擇該行無關。

通過上述操作,與所選行的存儲器單元中保持的數據對應的電位施加到BL_OUT_1和BL_OUT_2。注意,BL_OS_1和BL_OS_2的電位在讀取中沒有關系。

寫入2中的線路的電位之間的關系與寫入1中相似。注意,BL_OS_1和BL_OS_2按照行選擇的定時具有高電位或低電位,以便將數據“1”寫入第一行和第一列中以及第二行和第二列中的存儲器單元,并且以便將數據“0”寫入第一行和第二列以及第二行和第一列中的存儲器單元。

讀取2中的線路的電位之間的關系與讀取1中相似。確認與所選行的存儲器單元中保持的數據對應的電位施加到BL_OUT_1和BL_OUT_2。

注意,在保持期間中,CEB具有高電位,并且被禁用。由于讀取和寫入在保持期間中沒有執行,所以其它信號沒有關系。

這個實施例中所述的結構、方法等能夠與其它實施例中所述的結構和方法的任一個適當結合。

(實施例3)

在這個實施例中,將參照圖5A和圖5B、圖6A至圖6D、圖7A至圖7D、圖8至圖8D以及圖9A至圖9C來描述按照所公開的本發明的一個實施例的半導體器件的結構和制造方法。

<半導體器件的截面結構和平面結構>

圖5A和圖5B示出半導體器件的結構的示例。圖5A示出半導體器件的截面,而圖5B示出半導體器件的平面圖。在這里,圖5A示出沿圖5B的線條A1-A2和線條B1-B2所截取的截面。圖5A和圖5B所示的半導體器件在下部包括其中包含第一半導體材料的晶體管160以及在上部包括其中包含第二半導體材料的晶體管162。在這里,第一半導體材料和第二半導體材料優選地相互不同。例如,第一半導體材料可以為不是氧化物半導體的半導體材料,而第二半導體材料可以是氧化物半導體材料。不是氧化物半導體的半導體材料可以是例如硅、鍺、硅鍺、碳化硅、砷化鎵等,并且優選地使用單晶半導體。此外,可使用有機半導體材料。包括這種半導體材料的晶體管能夠易于以高速度進行操作。另一方面,包括氧化物半導體的晶體管因其特性而能夠將電荷保持長時間。

雖然在本描述中,兩種晶體管都是n溝道晶體管,但是應當理解,能夠使用p溝道晶體管。由于所公開的本發明的技術特征在于將能夠充分降低截止態電流的例如氧化物半導體等半導體材料用于晶體管160以便保持數據,所以不需要將半導體器件的諸如結構、材料等的具體條件局限到這里所給出的那些方面。

圖5A和圖5B中的晶體管160包括:溝道形成區116,設置在包含半導體材料(例如硅)的襯底100中;雜質區120,設置成使得夾合溝道形成區116;金屬化合物區124,與雜質區120相接觸;柵絕緣層108,設置在溝道形成區116之上;以及柵電極110,設置在柵絕緣層108之上。注意,為了方便起見,其源電極和漏電極在圖中未示出的晶體管可稱作晶體管。此外,在這種情況下,在晶體管的連接的描述中,源區和源電極可統稱為源電極,而漏區和漏電極可統稱為漏電極。也就是說,在本說明書中,術語“源電極”可包括源區,并且術語“漏電極”可包括漏區。

電極126連接到晶體管160的金屬化合物區124的一部分。在這里,電極126用作晶體管160的源電極或漏電極。此外,襯底100設置有包圍晶體管160的元件隔離絕緣層106。絕緣層128和絕緣層130設置在晶體管160之上。注意,對于高度集成,優選的是,如同圖5A至圖5B中那樣,晶體管160沒有側壁絕緣層。另一方面,當優先考慮晶體管160的特性時,側壁絕緣層可在柵電極110的側表面上形成,并且雜質區120可在與側壁絕緣層重疊的區域中包括具有不同雜質濃度的區域。

圖5A和圖5B中的晶體管162包括:源或漏電極142a和源或漏電極142b,設置在絕緣層130之上;氧化物半導體層144,電連接到源或漏電極142a和源或漏電極142b;柵絕緣層146,覆蓋源或漏電極142a、源或漏電極142b和氧化物半導體層144;柵電極148a,設置在柵絕緣層146之上,以使得與氧化物半導體層144重疊;絕緣層143a,與柵電極148a的一部分重疊,并且處于源或漏電極142a與氧化物半導體層144之間的區域中;以及絕緣層143b,與柵電極148a的一部分重疊,并且處于源或漏電極142b與氧化物半導體層144之間的區域中。注意,優選地設置絕緣層143a和絕緣層143b,以便降低源或漏電極與柵電極之間的電容,但是它們可省略。

在這里,優選的是,通過充分去除諸如氫之類的雜質或者充分提供氧,來高度純化氧化物半導體層144。具體來說,氧化物半導體層144中的氫濃度例如低于或等于5×1019?原子/cm3,優選地低于或等于5×1018?原子/cm3,更優選地低于或等于5×1017?原子/cm3。注意,氧化物半導體層144中的氫濃度通過二次離子質譜法(SIMS)來測量。因此,在氫濃度充分降低以使得氧化物半導體層經過高度純化并且因缺氧引起的能隙中的缺陷狀態通過充分提供氧來降低的氧化物半導體層144中,載流子濃度能夠易于降低。例如,載流子濃度低于1×1012?/cm3,優選地低于1×1011?/cm3,更優選地低于1.45×1010?/cm3。另外,晶體管的截止態電流能夠易于降低。例如,室溫(25℃)下的截止態電流(在這里為每微米(μm)溝道寬度的電流)為100?zA(1?zA(仄普托安培)為1×10-21?A)或以下,優選地為10?zA或以下。借助于這種i型(本征)或基本上i型氧化物半導體,能夠易于得到具有相當優良的截止態電流特性的晶體管162。

注意,雖然圖5A和圖5B中的晶體管162包括處理成島狀以便抑制因小型化引起的元件之間的泄漏電流的氧化物半導體層144,但是可采用沒有處理成島狀的氧化物半導體層144。在氧化物半導體層沒有處理成島狀的情況下,能夠防止氧化物半導體層144因工序中的蝕刻引起的污染。

圖5A和圖5B中的電容器164包括源或漏電極142a、氧化物半導體層144、柵絕緣層146和電極148b。源或漏電極142a用作電容器164的一個電極,并且電極148b用作電容器164的另一個電極。

注意,在圖5A和圖5B的電容器164中,層疊氧化物半導體層144和柵絕緣層146,由此能夠充分確保源或漏電極142a與電極148b之間的絕緣。不用說,為了提供充分電容,可省略電容器164中的氧化物半導體層144。備選地,在與絕緣層143a同時形成的絕緣層可包含在電容器164中。又備選地,電容器164在不需要時可省略。

注意,在晶體管162和電容器164中,源或漏電極142a和源或漏電極142b的端部優選地逐漸變窄。當源或漏電極142a和源或漏電極142b的端部逐漸變窄時,能夠改進氧化物半導體層144的覆蓋,并且能夠防止其斷裂。在這里,例如錐角為30°至60°(包括兩端)。注意,“錐角”是從垂直于截面平面(垂直于襯底表面的平面)的方向來看具有逐漸變窄形狀的層(例如源或漏電極142a)時層的側表面與底面之間形成的傾斜角。

在這個實施例中,晶體管162和電容器164設置成使得與晶體管160重疊。通過采用這種平面布局,高度集成是可能的。例如,當F為最大特征尺寸時,存儲器單元所占用的面積能夠為15?F2至25?F2(包括兩端)。

絕緣層150設置在晶體管162和電容器164之上,并且絕緣層152設置在絕緣層150之上。在柵絕緣層146、絕緣層150和絕緣層152中形成的開口中設置電極154。在絕緣層152之上,形成連接到電極154的布線156。注意,雖然金屬化合物區124、源或漏電極142b和布線156經由圖5A和圖5B中的電極126和電極154相互連接,但是所公開的本發明并不局限于此。例如,源或漏電極142b可與金屬化合物區124直接接觸,或者布線156可與源或漏電極142b直接接觸。

注意,在圖5A和圖5B中,連接金屬化合物區124和源或漏電極142b的電極126以及連接源或漏電極142b和布線156的電極154相互重疊。換言之,其中用作晶體管160的源或漏電極的電極126以及晶體管162的源或漏電極142b相互接觸的區域與其中晶體管162的源或漏電極142b和將一個存儲器單元連接到另一個存儲器單元的布線156相互接觸的區域重疊。通過這種布局,能夠提高集成度。

<制造半導體器件的方法>

接下來將描述用于制造半導體器件的方法的示例。下面首先將參照圖6A至圖6D以及圖7A和圖7D來描述用于制造下部的晶體管160的方法,并且然后將參照圖8A至圖8D以及圖9A至圖9C來描述用于制造上部的晶體管162和電容器的方法。

<用于制造下部的晶體管的方法>

首先,制備包含半導體材料的襯底100(參見圖6A)。作為包含半導體材料的襯底100,能夠使用由硅、碳化硅等所組成的單晶半導體襯底或多晶半導體襯底、由硅鍺等所組成的化合物半導體襯底、SOI襯底等。在這里,描述單晶硅襯底用作包含半導體材料的襯底100的示例。注意,雖然術語“SOI襯底”一般表示其中硅半導體層設置在絕緣表面上的襯底,但是本說明書等中的“SOI襯底”還包括其中包含不是硅的材料的半導體層設置在絕緣表面上的襯底。也就是說,“SOI襯底”中包含的半導體層并不局限于硅半導體層。此外,SOI襯底還包括具有其中半導體層隔著絕緣層設置在諸如玻璃襯底之類的絕緣襯底之上的襯底。

作為包含半導體材料的襯底100,硅等的單晶半導體襯底是特別優選的,因為能夠實現半導體器件的高速讀操作。

用作用于形成元件隔離絕緣層的掩模的保護層102在襯底100之上形成(參見圖6A)。作為保護層102,例如能夠使用采用諸如氧化硅、氮化硅或氧氮化硅所形成的絕緣層。注意,在這個步驟之前或之后,可將賦予n型導電或p型導電的雜質元素添加到襯底100,以便控制晶體管的閾值電壓。當襯底100中的半導體材料為硅時,磷、砷等能夠用作賦予n型導電的雜質,以及硼、鋁、鎵等能夠用作賦予p型導電的雜質。

然后,通過將保護層102用作掩模進行蝕刻,去除沒有采用保護層來覆蓋的區域(在外露區域中)中的襯底100的一部分。因此,形成與其它半導體區隔離的半導體區(參見圖6B)。作為蝕刻,優選地執行干式蝕刻,但是可執行濕式蝕刻。蝕刻氣體和蝕刻劑能夠按照待蝕刻材料來適當地選擇。

然后,絕緣層形成為使得覆蓋半導體區104,并且有選擇地去除與半導體區104重疊的區域中的絕緣層,由此形成元件隔離絕緣層106(參見圖6C)。絕緣層使用氧化硅、氮化硅、氧氮化硅等形成。對于去除絕緣層,能夠采用蝕刻處理、諸如CMP(化學機械拋光)之類的拋光處理等。注意,在形成半導體區104之后或者在形成元件隔離絕緣層106之后,去除保護層102。

注意,可通過例如注入氧以形成絕緣區代替有選擇地去除絕緣層,來形成元件隔離絕緣層106。

然后,絕緣層在半導體區104的表面上形成,并且包含導電材料的層在絕緣層之上形成。

該絕緣層后來將要作為柵絕緣層,并且能夠通過例如對半導體區104的表面的熱處理(例如熱氧化處理、熱氮化處理等)來形成。高密度等離子體處理可用于代替熱處理。例如,能夠使用諸如He、Ar、Kr或Xe之類的稀有氣體與氧、氧化氮、氨、氮或氫的混合氣體來執行高密度等離子體處理。不用說,可通過CVD方法、濺射方法等,來形成絕緣層。絕緣層優選地具有包括氧化硅、氧氮化硅、氮化硅、氧化鉿、氧化鋁、氧化鉭、氧化釔、硅酸鉿(HfSixOy(x>0,y>0))、添加了氮的硅酸鉿(HfSixOy(x>0,y>0))、添加了氮的鋁酸鉿(HfAlxOy(x>0,y>0))等的單層結構或疊層結構。絕緣層的厚度能夠例如為1?nm至100?nm(包括兩端),優選地為10?nm至50?nm(包括兩端)。

包含導電材料的層能夠使用諸如鋁、銅、鈦、鉭或鎢之類的金屬材料來形成。此外,包含導電材料的層可使用諸如多晶硅之類的半導體材料來形成。對用于形成包含導電材料的層的方法沒有具體限制,并且能夠采用諸如蒸鍍方法、CVD方法、濺射方法和旋涂方法之類的各種膜形成方法的任一種。注意,在這個實施例中,描述包含導電材料的層使用金屬材料來形成的示例。

此后,有選擇地蝕刻絕緣層和包含導電材料的層,由此形成柵絕緣層108和柵電極110(參見圖6C)。

然后,將磷(P)、砷(As)等添加到半導體區104,由此形成溝道形成區116和雜質區120(參見圖6D)。注意,在這里添加磷或砷,以便形成n溝道晶體管;在形成p溝道晶體管時,可添加諸如硼(B)或鋁(Al)之類的雜質元素。在這里,添加的雜質的濃度能夠適當地設置;當半導體元件經過高度小型化時,優選地增加濃度。

注意,側壁絕緣層可在柵電極110周圍形成,并且可形成以不同濃度對其添加雜質元素的雜質區。

然后,金屬層122形成為使得覆蓋柵電極110、雜質區120等(參見圖7A)。諸如真空蒸鍍方法、濺射方法和旋涂方法之類的多種膜形成方法的任一種能夠用于形成金屬層122。優選的是,金屬層122使用與半導體區104中包含的半導體材料起反應以形成低電阻金屬化合物的金屬材料來形成。這種金屬材料的示例包括鈦、鉭、鎢、鎳、鈷和鉑。

然后,執行熱處理,使得金屬層122可與半導體材料起反應。因此,形成與雜質區120相接觸的金屬化合物區124(參見圖7A)。注意,當柵電極110使用多晶硅等形成時,金屬化合物區也在與金屬層122相接觸的柵電極110的區域中形成。

作為熱處理,例如能夠使用采用閃光燈的照射。雖然應當理解,可使用另一種熱處理方法,但是優選地使用用以能夠在極短時間實現熱處理的方法,以便改進用于形成金屬化合物的化學反應的可控性。注意,金屬化合物區通過金屬材料和半導體材料的反應來形成,并且具有充分高的導電率。金屬化合物區的形成能夠充分降低電阻,并且改進元件特性。注意,金屬層122在形成金屬化合物區124之后被去除。

然后,電極126在與金屬化合物區124的一部分相接觸的區域中形成(參見圖7B)。通過例如形成包含導電材料的層,并且然后有選擇地蝕刻該層,來形成電極126。包含導電材料的層能夠使用諸如鋁、銅、鈦、鉭或鎢之類的金屬材料來形成。此外,包含導電材料的層可使用諸如多晶硅之類的半導體材料來形成。對用于形成包含導電材料的層的方法沒有具體限制,并且能夠采用諸如蒸鍍方法、CVD方法、濺射方法和旋涂方法之類的各種膜形成方法的任一種。

備選地,能夠通過形成絕緣層128和絕緣層130之后在絕緣層128和絕緣層130中形成達到金屬化合物區124的開口,并且然后通過填充該開口,來形成電極126。

在這種情況下,例如,有可能采用一種方法,其中在包括開口的區域中通過PVD方法來形成鈦薄膜并且通過CVD方法來形成氮化鈦薄膜,然后鎢膜形成為使得填充開口。在這里,通過PVD方法所形成的鈦膜具有使其上形成鈦膜的氧化物膜(例如天然氧化物膜)還原的功能,并且由此降低與下電極等(在這里為金屬化合物區124)的接觸電阻。在形成鈦膜之后所形成的氮化鈦膜具有抑制導電材料擴散的阻擋功能。可在形成鈦、氮化鈦的阻擋膜之后通過電鍍法來形成銅膜。

然后,絕緣層128和絕緣層130形成為使得覆蓋在上述步驟所形成的組件(參見圖7C)。絕緣層128和130能夠使用包括諸如氧化硅、氧氮化硅、氮化硅或氧化鋁之類的無機絕緣材料的材料來形成。具體來說,具有低介電常數的材料(低k材料)優選地用于絕緣層128和絕緣層130,因為因電極和/或布線的重疊引起的電容能夠充分降低。注意,絕緣層128和絕緣層130可以是使用那些材料的任一種所形成的多孔絕緣層。多孔絕緣層具有比高密度絕緣層要低的介電常數,并且因而允許電極和/或布線所生成的電容的進一步降低。此外,絕緣層128和絕緣層130能夠使用諸如聚酰亞胺或丙烯酸之類的有機絕緣材料來形成。注意,雖然在這里采用絕緣層128和絕緣層130的層疊結構,但是所公開的本發明的一個實施例并不局限于此。能夠使用單層結構或者包括三層或更多層的層疊結構。

通過上述步驟,借助于包含半導體材料的襯底100來形成晶體管160(參見圖7C)。晶體管160能夠以高速度進行操作。通過將這種晶體管用作讀晶體管,數據能夠以高速度讀出。

然后,作為用于形成晶體管162和電容器164的預處理,對絕緣層128和絕緣層130執行CMP處理,以便暴露柵電極110和電極126的上表面(參見圖7D)。作為用于暴露柵電極110和電極126的上表面的處理,蝕刻處理可用作CMP處理的替代(或者與其結合)。注意,優選的是盡可能使絕緣層128和絕緣層130的表面平面化,以便改進晶體管162的特性。

注意,在上述步驟的每個之前或之后,還可包括形成電極、布線、半導體層、絕緣層等的步驟。例如,布線可具有包括絕緣層和導電層的層疊結構的多層結構,以便提供高度集成的半導體器件。

<用于制造上部的晶體管的方法>

然后,導電層在柵電極110、電極126、絕緣層128、絕緣層130等之上形成,并且有選擇地被蝕刻,由此形成源或漏電極142a和源或漏電極142b(參見圖8A)。

導電層能夠通過以濺射方法為代表的PVD方法或者諸如等離子體CVD方法之類的CVD方法來形成。作為用于導電層的材料,能夠使用從鋁、鉻、銅、鉭、鈦、鉬和鎢中選取的元素、包含這些元素的任一種作為成分的合金等。可使用錳、鎂、鋯、鈹、釹、鈧的任一種或者組合地包含它們的任一種的材料。

導電層可具有單層結構或者包括兩層或更多層的層疊結構。例如,能夠給出鈦膜或氮化鈦膜的單層結構、包含硅的鋁膜的單層結構、鈦膜層疊在鋁膜之上的二層結構、鈦膜層疊在氮化鈦膜之上的二層結構、層疊鈦膜、鋁膜和鈦膜的三層結構等。注意,在導電層具有鈦膜或氮化鈦膜的單層結構的情況下,存在導電層易于被處理成具有逐漸變窄形狀的源或漏電極142a和源或漏電極142b的優點。

備選地,導電層可使用導電金屬氧化物來形成。導電金屬氧化物能夠是氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦-氧化錫合金(In2O3-SnO2,可縮寫成ITO)、氧化銦-氧化鋅合金(In2O3-ZnO)或者包含硅或氧化硅的這些金屬氧化物材料的任一種。

導電層優選地蝕刻成使得源或漏電極142a和源或漏電極142b的端部可逐漸變窄。在這里,例如錐角優選地為30°至60°(包括兩端)。當源或漏電極142a和源或漏電極142b蝕刻成具有逐漸變窄的端部時,能夠改進后來形成的柵絕緣層146的覆蓋,并且能夠防止其斷裂。

上部的晶體管的溝道長度(L)通過源或漏電極142a的下端部與源或漏電極142b的下端部之間的距離來確定。注意,在用于形成溝道長度(L)小于25?nm的晶體管的掩模的曝光中,優選的是使用其波長短至數納米至數十納米的遠紫外線。采用遠紫外線的曝光的分辨率較高,并且焦深較大。相應地,后來形成的晶體管的溝道長度(L)能夠為10?nm至1000?nm(1?μm)(包括兩端),由此電路的操作速度能夠提高。此外,半導體器件的功率消耗能夠通過小型化來降低。

注意,用作基極的絕緣層設置在絕緣層128和絕緣層130之上。能夠通過PVD方法、CVD方法等,形成絕緣層。

然后,絕緣層143a和絕緣層143b分別在源或漏電極142a和源或漏電極142b之上形成(參見圖8B)。能夠通過將絕緣層形成為使得覆蓋源或漏電極142a和源或漏電極142b,并且然后有選擇地蝕刻絕緣層,來形成絕緣層143a和絕緣層143b。絕緣層143a和絕緣層143b形成為與后來形成的柵電極的一部分重疊。通過形成那些絕緣層,柵電極與源或漏電極之間的電容能夠降低。

絕緣層143a和143b能夠使用包括諸如氧化硅、氧氮化硅、氮化硅或氧化鋁之類的無機絕緣材料的材料來形成。具體來說,具有低介電常數的材料(低k材料)優選地用于絕緣層143a和絕緣層143b,因為柵電極與源或漏電極之間的電容能夠充分降低。注意,絕緣層143a和絕緣層143b可以是使用那些材料的任一種所形成的多孔絕緣層。多孔絕緣層具有比高密度絕緣層要低的介電常數,并且因而允許柵電極與源或漏電極之間的電容的進一步降低。

注意,雖然絕緣層143a和143b優選地提供以用于柵電極與源或漏電極之間的電容的降低,但是絕緣層可省略。

然后,在氧化物半導體層形成為使得覆蓋源或漏電極142a和源或漏電極142b之后,有選擇地蝕刻氧化物半導體層,由此形成氧化物半導體層144(參見圖8C)。

氧化物半導體層能夠使用如下半導體來形成:作為四元金屬氧化物的In-Sn-Ga-Zn-O基氧化物半導體;作為三元金屬氧化物的In-Ga-Zn-O基氧化物半導體、In-Sn-Zn-O基氧化物半導體、In-Al-Zn-O基氧化物半導體、Sn-Ga-Zn-O基氧化物半導體、Al-Ga-Zn-O基氧化物半導體或Sn-Al-Zn-O基氧化物半導體;作為二元氧化物的In-Zn-O基氧化物半導體、Sn-Zn-O基氧化物半導體、Al-Zn-O基氧化物半導體、Zn-Mg-O基氧化物半導體、Sn-Mg-O基氧化物半導體或In-Mg-O基氧化物半導體;In-O基氧化物半導體、Sn-O基氧化物半導體、Zn-O基氧化物半導體;等等。

具體來說,In-Ga-Zn-O基氧化物半導體材料在沒有電場的情況下具有充分高的電阻,并且因而截止態電流能夠充分降低。另外,In-Ga-Zn-O基氧化物半導體材料具有高場效應遷移率,并且因而適合作為用于半導體器件的半導體材料。

作為In-Ga-Zn-O基氧化物半導體材料的典型示例,給出由InGaO3(ZnO)m(m>0)所表示的材料。另外,還能夠給出一種氧化物半導體材料,其中Ga由M來取代,并且由InMO3(ZnO)m(m>0)來表示。在這里,M表示從鎵(Ga)、鋁(Al)、鐵(Fe)、鎳(Ni)、錳(Mn)、鈷(Co)等等中選取的一種或多種金屬元素。例如,M能夠是Ga、Ga和Al、Ga和Fe、Ga和Ni、Ga和Mn、Ga和Co等。注意,上述組成只是按照晶體結構所給出的示例。

作為用于通過濺射方法來形成氧化物半導體層的靶,具有由等式In:Ga:Zn=1:x:y(x為0或以上,以及y為0.5至5(包括兩端))所表示的組成比的靶是優選的。例如,能夠使用由等式In2O3:Ga2O3:ZnO=1:1:2[摩爾比]等所表示的組成比的靶。備選地,能夠使用具有由等式In2O3:Ga2O3:ZnO=1:1:1[摩爾比]所表示的組成比的靶、具有由等式In2O3:Ga2O3:GznO=1:1:4[摩爾比]所表示的組成比的靶或者具有由等式In2O3:ZnO=1:2[摩爾比]所表示的組成比的靶。

在這個實施例中,通過使用In-Ga-Zn-O基金屬氧化物靶的濺射方法來形成具有非晶結構的氧化物半導體層。

金屬氧化物靶中的金屬氧化物的相對密度為80%或更高,優選地為95%或更高,更優選地為99.9%或更高。借助于具有高相對密度的金屬氧化物靶,氧化物半導體層能夠形成為具有密集結構。

其中形成氧化物半導體層的氣氛優選地為稀有氣體(通常為氬)氣氛、氧氣氛或者包含稀有氣體(通常為氬)和氧的混合氣氛。具體來說,例如,去除了諸如氫、水、羥基或氫化物之類的雜質以使得其濃度降低到1?ppm或以下(優選地降低到10?ppb或以下)的高純度氣體的氣氛是優選的。

在形成氧化物半導體層中,例如,待處理對象保持在控制為降低壓力的處理室中,并且加熱該對象以使得對象的溫度變為高于或等于100℃但低于550℃,優選地為200℃至400℃(包括兩端)。備選地,形成氧化物半導體層中的對象的溫度可以是室溫(15℃至35℃(包括兩端))。去除處理室中的水分,引入去除了氫、水等的濺射氣體,并且使用上述靶,因而形成氧化物半導體層。通過在處理對象的同時形成氧化物半導體層,氧化物半導體層中的雜質能夠降低。另外,通過濺射引起的損壞能夠降低。為了去除處理室中的水分,優選地使用捕集真空泵。例如,能夠使用低溫泵、離子泵、鈦升華泵等。此外,可使用設置有冷阱的渦輪泵。通過采用低溫泵等的排空,能夠從處理室中去除氫、水等,因此能夠降低氧化物半導體層的雜質濃度。

氧化物半導體層能夠在例如下列條件下形成:對象與靶之間的距離為170?mm,壓力為0.4?Pa,直流(DC)電力為0.5?kW,以及氣氛是氧(氧:100%)氣氛、氬(氬:100%)氣氛或者包含氧和氬的混合氣氛。注意,脈沖直流(DC)電源是優選的,因為能夠降低膜形成時所形成的粉狀物質(又稱作微粒或灰塵),并且膜厚能夠是均勻的。氧化物半導體層的厚度為1?nm至50?nm(包括兩端),優選地為1?nm至30?nm(包括兩端),更優選地為1?nm至10?nm(包括兩端)。通過具有這種厚度的氧化物半導體層,能夠抑制連同小型化一起發生的短溝道效應。注意,適當厚度根據待使用的氧化物半導體材料、半導體器件的預計用途等而有所不同;因此,厚度還能夠按照材料、預計用途等確定。

注意,在通過濺射方法形成氧化物半導體層之前,附于將要形成氧化物半導體層的表面(例如絕緣層130的表面)的物質優選地通過其中引入氬以生成等離子體的逆濺射(reverse?sputtering)被去除。在這里,逆濺射指的是一種方法,其中離子與襯底的待處理表面碰撞,以便修正表面,與離子與濺射靶碰撞的標準濺射相反。作為用于使離子與待處理表面進行碰撞的方法,例如給出一種方法,其中高頻電壓在氬氣氛中施加到待處理表面,并且在待處理對象附近生成等離子體。注意,氣氛可以是氮、氦、氧等,代替氬氣氛。

此后,優選地對氧化物半導體層執行熱處理(第一熱處理)。通過第一熱處理,能夠去除氧化物半導體層中的過剩氫(包括水和羥基),能夠改進氧化物半導體層的結構,并且能夠降低能隙中的缺陷狀態。第一熱處理的溫度例如高于或等于300℃但低于550℃,或者為400℃至500℃(包括兩端)。

熱處理能夠按照如下方式來執行:例如,將待處理對象引入設置有電阻加熱元件等的電爐中,并且在氮氣氛中以450℃加熱1小時。在熱處理期間,氧化物半導體層沒有暴露于空氣,以便防止水和氫進入。

熱處理設備并不局限于電爐,而可以是用于通過來自諸如加熱氣體之類的介質的熱傳導或熱輻射來加熱對象的設備。例如,可使用諸如氣體快速熱退火(GRTA)設備或燈快速熱退火(LRTA)設備之類的快速熱退火(RTA)設備。LRTA設備是用于通過從諸如鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈或高壓水銀燈之類的燈泡所發射的光(電磁波)的輻射來加熱對象的設備。GRTA設備是用于使用高溫氣體的熱處理的設備。作為氣體,使用不會通過熱處理與對象發生反應的惰性氣體,例如氮或者諸如氬之類的稀有氣體。

例如,作為第一熱處理,可執行GRTA處理,其中將對象放入加熱惰性氣體氣氛中并且加熱數分鐘,然后從惰性氣體氣氛中取出。GRTA處理實現短時間的高溫熱處理。此外,GRTA處理實現超過溫度上限的溫度下的處理。注意,惰性氣體可在處理期間改變成包含氧的氣體。這是因為因氧空位引起的能隙中的缺陷狀態能夠通過在包含氧的氣氛中執行第一熱處理來降低。

注意,作為惰性氣體氣氛,優選地使用包含氮或稀有氣體(例如氦、氖或氬)作為主要成分但沒有包含水、氫等的氣氛。例如,引入熱處理設備中的氮或者諸如氦、氖或氬之類的稀有氣體的純度高于或等于6N(99.9999%),優選地高于或等于7N(99.99999%)(即,雜質濃度低于或等于1?ppm,優選地低于或等于0.1?ppm)。

在任何情況下,雜質通過第一熱處理來降低,使得得到i型(本征)或基本上i型氧化物半導體層。相應地,能夠實現具有相當優良特性的晶體管。

上述熱處理(第一熱處理)具有去除氫、水等的效果,并且因而能夠稱作脫水處理、脫氫處理等。脫水處理或脫氫處理還能夠在如下定時來執行:在形成氧化物半導體層之后,在形成柵絕緣層之后,在形成柵電極之后,等等。這種脫水處理或脫氫處理可執行一次或多次。

氧化物半導體層的蝕刻可在熱處理之前或之后執行。另外,雖然干式蝕刻在元件的小型化方面是有利的,但是可使用濕式蝕刻。蝕刻氣體和蝕刻劑能夠按照待蝕刻材料來適當地選擇。注意,在元件之間的泄漏電流等的問題沒有出現的情況下,氧化物半導體層可在沒有蝕刻成島狀的情況下使用。

然后,柵絕緣層146形成為與氧化物半導體層144相接觸。此后,在柵絕緣層146之上,在與氧化物半導體層144重疊的區域中形成柵電極148a,并且在與源或漏電極142a重疊的區域中形成電極148b(參見圖8D)。

能夠通過CVD方法、濺射方法等,形成柵絕緣層146。柵絕緣層146優選地包含氧化硅、氮化硅、氧氮化硅、氧化鋁、氧化鉭、氧化鉿、氧化釔、硅酸鉿(HfSixOy(x>0,y>0))、添加了氮的硅酸鉿(HfSixOy(x>0,y>0))、添加了氮的鋁酸鉿(HfAlxOy(x>0,y>0))等。柵絕緣層146可具有單層結構或層疊結構。對柵絕緣層146的厚度沒有具體限制;在使半導體器件小型化的情況下,柵絕緣層146優選地較薄,以便確保晶體管的操作。例如,在使用氧化硅的情況下,厚度能夠為1?nm至100?nm(包括兩端),優選地為10?nm至50?nm(包括兩端)。

當柵絕緣層如上所述較薄時,導致因隧道效應等引起的柵極泄漏問題。為了解決柵極泄漏問題,優選的是,使用諸如氧化鉿、氧化鉭、氧化釔、硅酸鉿(HfSixOy(x>0,y>0))、添加了氮的硅酸鉿(HfSixOy(x>0,y>0))或者添加了氮的鋁酸鉿(HfAlxOy(x>0,y>0))之類的高介電常數(高k)材料來形成柵絕緣層146。通過將高k材料用于柵絕緣層146,柵絕緣層146的厚度能夠增加,以便防止柵極泄漏,并且同時能夠保持電特性。注意,可采用包含高k材料的膜和包含氧化硅、氮化硅、氧氮化硅、氧化氮化硅、氧化鋁等的任一種的膜的層疊結構。

在形成柵絕緣層146之后,第二熱處理優選地在惰性氣體氣氛或氧氣氛中執行。熱處理的溫度為200℃至450℃(包括兩端),優選地為250℃至350℃(包括兩端)。例如,熱處理可在氮氣氛中以250℃執行1小時。第二熱處理能夠降低晶體管的電特性的變化。此外,在柵絕緣層146包含氧的情況下,氧能夠提供給氧化物半導體層144以填充補償氧化物半導體層144中的氧空位,由此能夠形成i型(本征)或基本上i型氧化物半導體層。

注意,在這個實施例中,第二熱處理在形成柵絕緣層146之后執行;但是第二熱處理的定時并不局限于此。例如,第二熱處理可在形成柵電極之后執行。備選地,第一熱處理和第二熱處理可接連執行,第一熱處理可兼作第二熱處理,或者第二熱處理可兼作第一熱處理。

如上所述,采用第一熱處理和第二熱處理中的至少一個,由此盡可能地排除不是氧化物半導體的主要成分的雜質,并且氧化物半導體層144能夠經過高度純化。

能夠通過在柵絕緣層146之上形成導電層,并且然后有選擇地蝕刻導電層,來形成柵電極148a和電極148b。待處理成柵電極148a的導電層和電極148b的導電層能夠通過以濺射方法為代表的PVD方法或者諸如等離子體CVD方法之類的CVD方法來形成。細節與源或漏電極142a等相似;因此能夠參閱其描述。

然后,絕緣層150和絕緣層152在柵絕緣層146、柵電極148a和電極148b之上形成(參見圖9A)。能夠通過PVD方法、CVD方法等,來形成絕緣層150和絕緣層152。絕緣層150和絕緣層152能夠使用包括諸如氧化硅、氧氮化硅、氮化硅、氧化鉿或氧化鋁之類的無機絕緣材料的材料來形成。

注意,對于絕緣層150和絕緣層152,可優選地使用具有低介電常數的材料,或者可優選地采用具有低介電常數的結構(例如多孔結構)。這是因為,通過降低絕緣層150和絕緣層152的介電常數,布線與電極之間的電容能夠降低,這將提高操作速度。

注意,雖然在這個實施例中采用絕緣層150和絕緣層152的層疊結構,但是所公開的本發明的一個實施例并不局限于此。能夠使用單層結構或者包括三層或更多層的層疊結構。備選地,可省略絕緣層。

注意,絕緣層152優選地形成為使得具有平面化表面。通過形成具有平面化表面的絕緣層152,例如,甚至在使半導體器件小型化的情況下,電極、布線等也能夠有利地在絕緣層152之上形成。絕緣層152能夠通過諸如化學機械拋光(CMP)之類的方法來平面化。

然后,在柵絕緣層146、絕緣層150和絕緣層152中形成達到源或漏電極142b的開口(參見圖9B)。開口通過使用掩模等的選擇性蝕刻來形成。

在這里,開口優選地在與電極126重疊的區域中形成。通過在該區域中形成開口,能夠防止元件面積因電極的接觸區域而增加。也就是說,半導體器件的集成度能夠提高。

然后,電極154在開口中形成,并且與電極154相接觸的布線156在絕緣層152之上形成(參見圖9C)。?

電極154能夠按照如下方式來形成:例如使得通過PVD方法、CVD方法等,在包括開口的區域中形成導電層,并且然后通過蝕刻處理、CMP等去除導電層的一部分。

對于一個具體示例,有可能采用一種方法,其中鈦薄膜通過PVD方法在包括開口的區域中形成,氮化鈦薄膜通過CVD方法來形成,并且然后鎢膜形成為使得填充開口。在這里,通過PVD方法所形成的鈦膜具有使其上形成鈦膜的氧化物膜(例如天然氧化物膜)還原的功能,并且由此降低與下電極等(在這里為源或漏電極142b)的接觸電阻。在形成鈦膜之后所形成的氮化鈦膜具有抑制導電材料擴散的阻擋功能。可在形成鈦、氮化鈦的阻擋膜之后通過電鍍法來形成銅膜。

注意,在電極154通過去除導電層的一部分來形成的情況下,優選的是,電極154的表面處理成是平坦的。例如,在包括開口的區域中形成鈦薄膜或氮化鈦薄膜并且然后鎢膜形成為使得填充開口時,能夠去除鎢膜、鈦膜、氮化鈦膜等的不必要部分,并且電極154的表面的平面度能夠通過后續CMP處理來提高。此外,用于提高平面度的這種處理能夠平面化包括電極154的表面的整個表面。通過平面化包括電極154的表面的整個表面,能夠有利地在接下來的步驟中形成電極、布線、絕緣層、半導體層等。

通過采用以濺射方法為代表的PVD方法或者諸如等離子體CVD方法之類的CVD方法來形成導電層,并且然后對導電層形成圖案,來形成布線156。作為用于導電層的材料,能夠使用從鋁、鉻、銅、鉭、鈦、鉬和鎢中選取的元素、包含這些元素的任一種作為成分的合金等。可使用錳、鎂、鋯、鈹、釹、鈧的任一種或者組合地包含它們的任一種的材料。細節與源或漏電極142a等相似。

通過上述步驟,完成包括高度純化氧化物半導體層144的晶體管162和電容器164(參見圖9C)。

在這個實施例所述的晶體管162中,氧化物半導體層144經過高度純化,并且因而其氫濃度低于或等于5×1019?原子/cm3,優選地低于或等于5×1018?原子/cm3,更優選地低于或等于5×1017?原子/cm3。與普通硅晶圓的載流子密度(大約為1×1014?/cm3)相比,氧化物半導體層144的載流子密度充分低(例如低于1×1012/cm3,優選地低于1.45×1010/cm3)。相應地,截止態電流也充分小。例如,室溫(25℃)下的晶體管162的截止態電流(在這里為每微米(μm)溝道寬度的電流)小于或等于100?zA(1?zA(仄普托安培)為1×10-21?A),優選地低于或等于10?zA。

借助于高度純化的本征氧化物半導體層144,晶體管的截止態電流能夠易于充分降低。此外,借助于這種晶體管,能夠得到能夠將已存儲數據保持極長時間的半導體器件。

此外,通過將電極126和電極154形成為使得相互重疊,能夠防止元件面積因電極的接觸區域而增加。因此,能夠實現更高集成。此外,在這個實施例的半導體器件中,能夠共用布線,以便實現具有充分增加的集成度的半導體器件。

這個實施例中所述的結構、方法等能夠與其它實施例中所述的結構和方法的任一個適當結合。

(實施例4)

在這個實施例中,將參照圖10A至圖10F來描述以上實施例的任一個中所述的半導體器件應用于電子裝置的情況。在這個實施例中,將描述以上半導體器件應用于諸如計算機、移動電話機(又稱作移動電話或移動電話裝置)、便攜信息終端(包括便攜游戲控制臺、音頻播放器等)、數碼相機、數字攝像機、電子紙或電視機(又稱作電視或電視接收器)之類的電子裝置的情況。

圖10A是筆記本個人計算機,其中包括殼體701、殼體702、顯示部分703、鍵盤704等。以上實施例的任一個中所述的半導體器件設置在殼體701和殼體702的至少一個中。因此,筆記本個人計算機能夠以高速度來執行寫入和讀取數據,并且以充分降低功耗將數據存儲長時間。

圖10B是便攜信息終端(個人數字助理(PDA))。主體711設置有顯示部分713、外部接口715、操作按鈕714等。此外,還提供用于操作便攜信息終端等的觸控筆712。上述實施例的任一個中的半導體器件設置在主體711中。?因此,便攜信息終端能夠以高速度來執行數據的寫入和讀取,并且以充分降低功耗將數據存儲長時間。

圖10C是安裝電子紙的電子書閱讀器720。電子書閱讀器具有兩個殼體,即殼體721和殼體723。殼體721和殼體723分別設置有顯示部分725和顯示部分727。殼體721和殼體723通過鉸鏈737連接,并且能夠沿鉸鏈737開啟和閉合。此外,殼體721設置有電源開關731、操作鍵733、揚聲器735等。殼體721和殼體723中的至少一個設置有以上實施例的任一個中所述的半導體器件。因此,電子書閱讀器能夠以高速度來執行數據的寫入和讀取,并且以充分降低功耗將數據存儲長時間。

圖10D是包括殼體740和殼體741等兩個殼體的移動電話。此外,處于如圖10D所示來展現的狀態中的殼體740和741能夠滑動,使得一個重疊于另一個之上;因此,移動電話的尺寸能夠減小,這使移動電話適合攜帶。殼體741設置有顯示面板742、揚聲器743、話筒744、操作按鍵745、指點裝置746、照相裝置鏡頭747、外部連接端子748等。殼體740設置有對移動電話充電的太陽能電池749、外部存儲器插槽750等。另外,天線結合在殼體741中。殼體740和殼體741中的至少一個設置有以上實施例的任一個中所述的半導體器件。因此,移動電話能夠以高速度來執行數據的寫入和讀取,并且以充分降低功耗將數據存儲長時間。

圖10E是一種數碼相機,其中包括主體761、顯示部分767、目鏡763、操作開關764、顯示部分765、電池766等。上述實施例的任一個中的半導體器件設置在主體761中。因此,數碼相機能夠以高速度來執行數據的寫入和讀取,并且以充分降低功耗將數據存儲長時間。

圖10F是一種電視機770,其中包括殼體771、顯示部分773、支架775等。電視機770能夠通過殼體771的操作開關或遙控780來操作。上述實施例的任一個中所述的半導體器件安裝在殼體771和遙控780中。因此,電視機能夠以高速度來執行數據的寫入和讀取,并且以充分降低功耗將數據存儲長時間。

因此,按照以上實施例的任一個的半導體器件安裝在這個實施例所述的電子裝置中。相應地,能夠實現具有低功耗的電子裝置。

(示例1)

在這個示例中,將描述包括純化氧化物半導體的晶體管的截止態電流的測量結果。

首先,考慮包括純化氧化物半導體的晶體管的截止態電流極小的事實來制備溝道寬度W為1?m的充分大的晶體管,并且測量截止態電流。圖11示出通過測量溝道寬度W為1?m的晶體管的截止態電流所得到的結果。圖11中,水平軸表示柵電壓VG,以及垂直軸表示漏電流ID。在漏電壓VD為+1?V或+10?V并且柵電壓VG處于-5?V至-20?V的范圍之內的情況下,晶體管的截止態電流被認為小于或等于作為檢測極限的1×10-12?A。另外還發現,晶體管的截止態電流(在這里為每微米(μm)溝道寬度的電流)小于或等于1?aA/μm(1×10-18?A/μm)。

接下來描述的是通過更準確測量包括高度純化氧化物半導體的晶體管的截止態電流所得到的結果。如上所述,包括純化氧化物半導體的晶體管的截止態電流被認為小于或等于作為測量設備的檢測極限的1×10-12?A。在這里,將描述通過借助于特性評估的元件來測量更準確的截止態電流值(在上述測量中小于或等于測量設備的檢測極限的值)所得到的結果。

首先,參照圖12來描述在用于測量電流的方法中使用的特性評估的元件。

在圖12的特性評估的元件中,三個測量系統800并聯連接。測量系統800包括電容器802、晶體管804、晶體管805、晶體管806和晶體管808。包括純化氧化物半導體的晶體管用作晶體管804和晶體管808的每個。

在測量系統800中,晶體管804的源極端子和漏極端子其中之一、電容器802的一個端子以及晶體管805的源極端子和漏極端子其中之一連接到電源(用于提供V2)。晶體管804的源極端子和漏極端子中的另一個、晶體管808的源極端子和漏極端子其中之一、電容器802的另一個端子以及晶體管805的柵極端子相互連接。晶體管808的源極端子和漏極端子中的另一個、晶體管806的源極端子和漏極端子其中之一以及晶體管806的柵極端子連接到電源(用于提供V1)。晶體管805的源極端子和漏極端子中的另一個以及晶體管806的源極端子和漏極端子中的另一個相互連接并且用作輸出端子。

將用于控制是使晶體管804導通還是截止的電位Vext_b2施加到晶體管804的柵極端子。將用于控制是使晶體管808導通還是截止的電位Vext_b1施加到晶體管808的柵極端子。電位Vout從輸出端子輸出。

接下來將描述一種用于通過使用特性評估的元件來測量電流的方法。

首先,將簡要描述其中施加電位差以測量截止態電流的初始化期間。在初始化期間中,將用于使晶體管808導通的電位Vext_b1輸入到晶體管808的柵極端子,由此將電位V1施加到作為連接到晶體管804的源極端子和漏極端子中的另一個的結點(即,連接到晶體管808的源極端子和漏極端子其中之一、電容器802的另一個端子以及晶體管805的柵極端子的結點)的結點A。在這里,電位V1例如是高電位。晶體管804保持在截止狀態。

此后,將用于使晶體管808截止的電位Vext_b1輸入到晶體管808的柵極端子,由此晶體管808截止。在晶體管808截止之后,電位V1設置成低電位。晶體管804仍然處于截止狀態。電位V2設置成與電位V1相同的電位。這樣,初始化期間完成。當初始化期間完成時,在結點A與晶體管804的源電極和漏電極其中之一之間生成電位差,并且還在結點A與晶體管808的源電極和漏電極中的另一個之間生成電位差。相應地,少量電荷流經晶體管804和晶體管808。換言之,生成截止態電流。

接下來將簡要描述截止態電流的測量期間。在測量期間中,晶體管804的源極端子和漏極端子其中之一的電位(即,電位V2)以及晶體管808的源極端子和漏極端子中的另一個的電位(即,電位V1)固定到低電位。另一方面,結點A的電位在測量期間中不是固定的(結點A處于浮態)。相應地,電荷流經晶體管804,并且結點A中保持的電荷量隨時間而變化。此外,隨著結點A中保持的電荷量發生變化,結點A的電位也發生變化。另外,輸出端子的輸出電位Vout也發生變化。

圖13示出產生電位差的初始化期間中與下一個測量期間中的電位之間的關系的細節(時序圖)。

在初始化期間中,首先,電位Vext_b2設置成使晶體管804導通的電位(高電位)。因此,結點A的電位變為V2,即低電位(VSS)。注意,向結點A施加低電位(VSS)不是必不可少的。此后,電位Vext_b2設置成使晶體管804截止的電位(低電位),由此晶體管804截止。然后,電位Vext_b1設置成使晶體管808導通的電位(高電位)。因此,結點A的電位變為V1,即高電位(VDD)。此后,電位Vext_b1設置成使晶體管808截止的電位。因此,使結點A進入浮態,并且初始化期間完成。

在下一個測量期間中,電位V1和電位V2單獨設置成電荷向結點A或者從結點A流動的電位。在這里,電位V1和電位V2設置成低電位(VSS)。注意,在測量輸出電位Vout時,需要操作輸出電路;因此,V1在一些情況下暫時設置成高電位(VDD)。注意,V1為高電位(VDD)的期間設置為較短,使得不影響測量。

當如上所述產生電位差并且開始測量期間時,結點A中保持的電荷量隨時間而發生變化,并且結點A的電位相應地發生變化。這意味著,晶體管805的柵極端子的電位發生變化,并且輸出端子的輸出電位Vout也隨時間而變化。

下面將描述一種用于基于所得輸出電位Vout來計算截止態電流的方法。

在計算截止態電流之前得到結點A的電位VA與輸出電位Vout之間的關系,由此結點A的電位VA能夠基于輸出電位Vout來得到。從上述關系,結節A的電位VA能夠通過下式表示為輸出電位Vout的函數。

[等式1]

結點A的電荷QA通過下式、采用結點A的電位VA、連接到結點A的電容CA和常數(const)來表示。在這里,連接到結點A的電容CA是電容器802的電容和其它電容之和。

[等式2]

由于結點A的電流IA是流到結點A的電荷(或者從結點A流動的電荷)的時間導數,所以結點A的電流IA由下式來表示。

[等式3]

這樣,結點A的電流IA能夠從連接到結點A的電容CA和輸出端子的輸出電位Vout來得到。

通過上述方法,能夠計算在處于截止狀態的晶體管的源極與漏極之間流動的泄漏電流(截止態電流)。

在這個示例中,使用純化氧化物半導體來形成溝道長度L為10?μm以及溝道寬度W為50?μm的晶體管804、晶體管805、晶體管806和晶體管808。?另外,在并聯設置的測量系統800中,電容器802的電容值為100?fF、1?pF和3?pF。

注意,在按照這個示例的測量中,VDD為5?V,以及VSS為0?V。在測量期間中,在電位V1基本上設置成VSS并且每隔10秒至300秒僅對100毫秒改變成VDD的同時測量Vout。此外,計算流經元件的電流I的Δt大約為30000秒。

圖14示出在輸出電位Vout與電流測量中的經過時間Time之間的關系。在圖14中看到,電位隨時間而變化。

圖15示出基于上述電流測量所計算的室溫(25℃)下的截止態電流。圖15示出源-漏電壓V與截止態電流I之間的關系。按照圖15,當源-漏電壓為4?V時,截止態電流大約為40?zA/μm。另外,當源-漏電壓為3.1?V時,截止態電流小于或等于10?zA/μm。注意,1?zA相當于10-21?A。

此外,圖16示出基于上述電流測量來計算的、在溫度為85℃的環境中的截止態電流。圖16示出85℃的環境中的源-漏電壓V與截止態電流I之間的關系。按照圖16,當源-漏電壓為3.1?V時,截止態電流小于或等于100?zA/μm。

按照這個示例,證實截止態電流在包括純化氧化物半導體的晶體管中充分小。

(示例2)

檢驗在按照所公開的本發明的一個實施例的半導體器件中能夠改寫數據的次數。在這個示例中,將參照圖17來描述檢驗結果。

用于檢驗的半導體器件是具有圖1A-1中的電路結構的半導體器件。在這里,在對應于晶體管162的晶體管中使用氧化物半導體,并且電容值為0.33?pF的電容器用作對應于電容器164的電容器。

通過比較初始存儲窗口寬度以及重復進行預定次數的數據存儲和寫入之后的存儲窗口寬度,來執行檢驗。通過將0?V或5?V施加到對應于圖1A-1中的第三布線的布線,并且將0?V或5?V施加到對應于第四布線的布線,來存儲和寫入數據。當與第四布線對應的布線的電位為0?V時,與晶體管162對應的晶體管(寫晶體管)處于截止狀態;因此保持施加到結點FG的電位。當與第四布線對應的布線的電位為5?V時,與晶體管162對應的晶體管處于導通狀態;因此將與第三布線對應的布線的電位施加到結點FG。

存儲窗口寬度是存儲器裝置特性的指示符之一。在這里,存儲窗口寬度指的是示出對應于第五布線的布線的電位Vcg與對應于晶體管160的晶體管(讀晶體管)的漏電流ID之間的關系的不同存儲器狀態之間的曲線(Vcg-ID曲線)中的偏移量ΔVcg。不同存儲器狀態是其中將0?V施加到結點FG的狀態(以下稱作低狀態)以及其中將5?V施加到結點FG的狀態(以下稱作高狀態)。也就是說,存儲窗口寬度能夠通過掃掠低狀態和高狀態中的電位Vcg來得到。

圖17示出初始存儲窗口寬度和執行1×109次寫入之后的存儲窗口寬度的檢驗結果。注意,圖17中,水平軸表示Vcg(V),以及垂直軸示出ID(A)。按照圖17,存儲窗口寬度通過1×109次數據寫入沒有改變,這意味著,半導體器件至少在寫入數據1×109次的期間沒有退化。

如上所述,按照所公開的本發明的一個實施例的半導體器件具有極高的改寫耐用性,并且其特性甚至在數據被保持和寫入109次時也沒有發生變化。也就是說,可以說,按照所公開的本發明的一個實施例,實現具有優良可靠性的半導體器件。

本申請基于2010年2月12日向日本專利局提交的序號為2010-028820的日本專利申請,通過引用將它們的完整內容結合于此。

關于本文
本文標題:半導體器件及其驅動方法.pdf
鏈接地址:http://www.wwszu.club/p-6420991.html
關于我們 - 網站聲明 - 網站地圖 - 資源地圖 - 友情鏈接 - 網站客服 - 聯系我們

[email protected] 2017-2018 zhuanlichaxun.net網站版權所有
經營許可證編號:粵ICP備17046363號-1 
 


收起
展開
鬼佬大哥大