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顯著降低待機功耗的低壓降穩壓器及方法.pdf

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顯著 降低 待機 功耗 低壓 穩壓器 方法
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CN201110429380.7

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2011.12.20

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2015.01.07

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CN201110429380.7

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|||103178713B||||||

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2016.02.24|||2015.01.07|||2013.08.14|||2013.06.26

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摘要

一種令低壓降穩壓器顯著降低待機功耗的方法,用于IC芯片設計,包括步驟:采用雙驅動裝置,設置兩種工作模式:芯片處于睡眠狀態或消耗電流較小時,選擇模式Ⅰ,僅驅動裝置Ⅰ(202)工作,降低芯片整體功耗;芯片處于全速工作或消耗電流較大時,選擇模式Ⅱ,僅驅動裝置Ⅱ(203)工作,保持輸出電壓Vout恒定而不受重負載影響;設置模式選擇端口LP’和邏輯控制電路(10),所述模式選擇端口LP’與所述IC芯片的低功耗控制端口LP連接;借助邏輯控制電路(10)將端口LP輸出邏輯“1”或“0”的電平變換為換接電路所需要的多路電平,以選擇模式Ⅰ或模式Ⅱ運行。本發明的有益效果是:有效解決了低壓降穩壓器睡眠或輕負載時功耗大的問題,易于使用并可以在現有大多數集成電路制造工藝上實現。

權利要求書

權利要求書
1.   一種令低壓降穩壓器顯著降低待機功耗的方法,用于IC芯片設計,包括步驟:
所述低壓降穩壓器采用雙驅動裝置,設置兩種工作模式:芯片處于睡眠狀態或消耗電流較小時,選擇模式Ⅰ,僅驅動裝置Ⅰ(202)工作,降低芯片整體功耗;芯片處于全速工作或消耗電流較大時,選擇模式Ⅱ,僅驅動裝置Ⅱ(203)工作,保持輸出電壓Vout恒定而不受重負載影響;
在集成有所述低壓降穩壓器的IC芯片中設置低功耗控制端口LP,所述IC芯片中有諸多功能模塊,其程序存儲器指令全速工作或啟動較大功耗的功能模塊,包括無線發射模塊投入工作時,同時輸出邏輯電平“1”或“0”至端口LP;而若只啟動較小功耗的功能模塊工作或指令進入休眠狀態,則輸出反演的邏輯電平“0”或“1”至端口LP;
設置模式選擇端口LP’和邏輯控制電路(10),所述模式選擇端口LP’與所述IC芯片的低功耗控制端口LP連接;借助邏輯控制電路(10)將端口LP輸出邏輯“1”或“0”的電平變換為換接電路所需要的多路電平,以選擇模式Ⅰ或模式Ⅱ運行;
所述兩驅動裝置Ⅰ和Ⅱ,使用同一電壓反饋電路(40)對所述輸出電壓Vout實時采樣。

2.   按照權利要求1所述的令低壓降穩壓器顯著降低待機功耗的方法,其特征在于:
        所述步驟A所述的芯片處于睡眠狀態或消耗電流較小工作模式,以及所述芯片全速工作或消耗電流較大工作模式時的各電流值是預測值或經驗值。

3.   按照權利要求1所述的令低壓降穩壓器顯著降低待機功耗的方法,其特征在于:
所述驅動裝置Ⅰ(202)的輸出電流≤200μA。

4.   按照權利要求1所述的令低壓降穩壓器顯著降低待機功耗的方法,其特征在于:
所述邏輯控制電路(10)將模式選擇端口LP’輸入的選擇信號邏輯“1”或“0”變換為A、B、C、D四路電平信號“1”或“0”,分別控制各電子開關SW1~SW4的導通或截止導通或截止,以便選擇模式Ⅰ或模式Ⅱ運行。

5.   一種顯著降低待機功耗的低壓降穩壓器,包括驅動電路(20)、電壓反饋電路(40)和輸出電壓穩定電路(50),所述電壓反饋電路(40)和輸出電壓穩定電路(50)都各自有一端電連接所述低壓降穩壓器的電壓輸出端Vout,他們的另一端電連接公共地線;其特征在于:
還包括模式選擇端口LP’和邏輯控制電路(10);所述驅動裝置(20)包括驅動裝置Ⅰ(202)和驅動裝置Ⅱ(203),分別用于小/微電流驅動和大電流驅動,它們各自有自己的誤差放大器(運放1,運放2 ),以及各自的功率晶體管(M1,M2),但是誤差放大器(運放1,運放2 )共用同一電壓反饋電路(40)的電壓采樣信號,即運放1和運放2的同相輸入端一齊電連接電壓反饋電路(40)的兩分壓電阻(R1、R2)連接點n12;所述邏輯控制電路(10)將模式選擇端口LP’輸入的選擇信號邏輯“1”或“0”變換為A、B、C、D四路電平信號“1”或“0”,分別控制各電子開關SW1~SW4導通或截止,以便選擇模式Ⅰ或模式Ⅱ運行。

6.   按照權利要求5所述顯著降低待機功耗的低壓降穩壓器,其特征在于:
       所述驅動裝置Ⅰ(202)包括運放1、輸出功率晶體管M1和電子開關SW1、SW2;所述輸出功率晶體管M1的柵極連接所述運放1的輸出,其源極連接電源Vin,漏極即為輸出電壓Vout;電子開關SW1的控制端接入邏輯控制電路(10)的輸出端口A,該開關SW1一端接入輸出功率晶體管M1的柵極,另一端接電源Vin;所述電子開關SW2的控制端接入邏輯控制電路(10)的輸出端口B,該開關SW2的一端接在所述運放1的地端,另一端接地;
所述電壓反饋電路(40)的反饋電壓Vfb接入該運放1的正輸入端,經與運放1的負輸入端的參考電壓Vref的差值進行同向放大得出誤差校正電壓,再將其傳遞給輸出功率晶體管M1的柵極。

7.   按照權利要求5所述的顯著降低待機功耗的低壓降穩壓器,其特征在于:
       所述驅動裝置Ⅱ(203)包括運放2、輸出功率晶體管M2和電子開關SW3、SW4;所述輸出功率晶體管M2的柵極連接所述運入2的輸出,其源極連接電源Vin,其漏極即為輸出電壓Vout;所述電子開關SW2的控制端接入邏輯控制電路(10)的輸出端口C,所述電子開關SW3的一端接入輸出功率晶體管M2的柵極,另一端接電源Vin;所述電子開關SW4的控制端接入邏輯控制電路(10)的輸出端口D,該開關SW4的一端接在所述運放2的地端,另一端接地;
所述電壓反饋電路(40)的反饋電壓Vfb接入該運放2的正輸入端,經與運放2的負輸入端的參考電壓Vref的差值進行同向放大得出誤差校正電壓,再將其傳遞給輸出功率晶體管M2的柵極。

8.   按照權利要求5所述的顯著降低待機功耗的低壓降穩壓器,其特征在于:
       所述輸出電壓穩定電路(50)包括電容C1和其等效串聯電阻ESR,所述電阻ESR的一端接入所述低壓降穩壓器的輸出端Vout,另一端連接電容C1,該電容C1的另一端接地; 所述電阻ESR和電容C1一起構成穩定性補償電路,使得該低壓降穩壓器的負反饋環路的主極點落在輸出端Vout,同時該電容C1又為負載電路(60)的瞬時變化提供峰值電流。

9.   按照權利要求5或6所述的雙驅動的低壓降穩壓器,其特征在于:
所述驅動裝置Ⅰ(202)的輸出電流≤200μA。

說明書

說明書顯著降低待機功耗的低壓降穩壓器及方法
技術領域    本發明涉及專長門適用制造和處理半導體或固體器件或其部件的方法,特別是涉及集成電路芯片中的低壓降穩壓器,尤其是涉及一種采用雙驅動裝置的低壓降穩壓器及其構建方法。
背景技術    隨著半導體集成電路的發展,集成電路芯片所用工藝越來越先進,該芯片內部電路所需電源電壓與芯片的輸入電源電壓通常不一致,大部分情況下該芯片內部電路所需電源電壓低于芯片的輸入電源電壓,這就需要在芯片內部集成一低壓降穩壓器,將芯片的輸入電源電壓轉換成內部其他電路需要的電源電壓。此類低壓降穩壓器在給其他電路提供電源的同時需要自身消耗比較少的電流,特別是在芯片電路的睡眠期,低壓降穩壓器消耗的電流越低越好。
為設計低功耗的低壓降穩壓器,現有技術采用動態電流反饋裝置的方法來實現低靜態電流,但其設計比較復雜,而且只能在某些集成電路工藝上實現,具有工藝選擇性。現有技術也有采用局部斷電的辦法,在睡眠時切斷數字內核的電源,工作時再重新供電,這樣存在時序邏輯掉電狀態丟失的問題,同時因控制信號是由數字內核發出,而睡眠時數字內核沒有電源,故其睡眠控制信號會被設計得比較復雜。
現有技術低壓降穩壓器在工作時出于穩定性考慮,通常將靜態電流設計比較大,通常在10μA以上,其靜態電流在芯片全速工作時可以忽略不計,然而大多數電子產品全速工作的時間只占用芯片工作時間的很少部分,大部分的時間是處于睡眠狀態,這時使得低壓降穩壓器的靜態電流就尤為重要,電流越低越好。現有技術的大多數低壓降穩壓器只考慮了芯片工作時所需的電流驅動能力,而沒有考慮在睡眠時需靜態電流低。
發明內容    本發明要解決的技術問題在于避免上述現有技術的不足之處而提供一種雙驅動的低壓降穩壓器,解決現有技術低壓降穩壓器睡眠或輕負載時功耗大的問題。
本發明解決所述技術問題是通過采用以下技術方案來實現,提出一種令低壓降穩壓器顯著降低待機功耗的方法,用于IC芯片設計,包括如下步驟:
A.  所述低壓降穩壓器采用雙驅動裝置,設置兩種工作模式:芯片處于睡眠狀態或消耗電流較小時,選擇模式Ⅰ,僅驅動裝置Ⅰ工作,降低芯片整體功耗;芯片處于全速工作或消耗電流較大時,選擇模式Ⅱ,僅驅動裝置Ⅱ工作,保持輸出電壓Vout恒定而不受重負載影響;
B.  在集成有所述低壓降穩壓器的IC芯片中設置低功耗控制端口LP,所述IC芯片中有諸多功能模塊,其程序存儲器指令全速工作或啟動較大功耗的功能模塊,包括無線發射模塊投入工作時,同時輸出邏輯電平“1”或“0”至端口LP;而若只啟動較小功耗的功能模塊工作或指令進入休眠狀態,則輸出反演的邏輯電平“0”或“1”至端口LP;
C.  設置模式選擇端口LP’和邏輯控制電路,所述模式選擇端口LP’與所述IC芯片的低功耗控制端口LP連接;借助邏輯控制電路將端口LP輸出邏輯“1”或“0”的電平變換為換接電路所需要的多路電平,以選擇模式Ⅰ或模式Ⅱ運行;
D.  所述兩驅動裝置Ⅰ和Ⅱ,使用同一電壓反饋電路對所述輸出電壓Vout實時采樣。
所述驅動裝置Ⅰ的輸出電流≤200μA。
所述邏輯控制電路將模式選擇端口LP’輸入的選擇信號邏輯“1”或“0”變換為A、B、C、D路電平信號“1”或“0”,分別控制各電子開關SW1~SW4的導通或截止,以便選擇模式Ⅰ或模式Ⅱ運行。
本發明為解決現有技術的問題,還設計一種顯著降低待機功耗的低壓降穩壓器,包括驅動電路、電壓反饋電路和輸出電壓穩定電路,所述電壓反饋電路和輸出電壓穩定電路都各自有一端電連接所述低壓降穩壓器的電壓輸出端Vout,他們的另一端電連接公共地線;還包括模式選擇端口LP’和邏輯控制電路;所述驅動裝置包括驅動裝置Ⅰ和驅動裝置Ⅱ,分別用于小/微電流驅動和大電流驅動,它們各自有自己的誤差放大器運放1、運放2 ,以及各自的功率晶體管M1,M2,但是誤差放大器運放1和運放2 共用同一電壓反饋電路的電壓采樣信號,即運放1和運放2的同相輸入端一齊電連接電壓反饋電路的兩分壓電阻R1、R2連接點n12;所述邏輯控制電路將模式選擇端口LP’輸入的選擇信號邏輯“1”或“0”變換為A、B、C、D四路電平信號“1”或“0”,分別控制各電子開關SW1~SW4導通或截止,以便選擇模式Ⅰ或模式Ⅱ運行。
所述驅動裝置Ⅰ包括運放1、輸出功率晶體管M1和電子開關SW1、SW2;所述輸出功率晶體管M1的柵極連接所述運放1的輸出,其源極連接電源Vin,漏極即為輸出電壓Vout;電子開關SW1的控制端接入邏輯控制電路的輸出端口A,該開關SW1一端接入輸出功率晶體管M1的柵極,另一端接電源Vin;所述電子開關SW2的控制端接入邏輯控制電路的輸出端口B,該開關SW2的一端接在所述運放1的地端,另一端接地。所述驅動裝置Ⅰ的輸出電流≤200μA。
所述電壓反饋電路的反饋電壓Vfb接入該運放1的正輸入端,經與運放1的負輸入端的參考電壓Vref的差值進行同向放大得出誤差校正電壓,再將其傳遞給輸出功率晶體管M1的柵極。
      所述驅動裝置Ⅱ包括運放2、輸出功率晶體管M2和電子開關SW3、SW4;所述輸出功率晶體管M2的柵極連接所述運入2的輸出,其源極連接電源Vin,其漏極即為輸出電壓Vout;所述電子開關SW2的控制端接入邏輯控制電路的輸出端口C,所述電子開關SW3的一端接入輸出功率晶體管M2的柵極,另一端接電源Vin;所述電子開關SW4的控制端接入邏輯控制電路的輸出端口D,該開關SW4的一端接在所述運放2的地端,另一端接地。
所述電壓反饋電路的反饋電壓Vfb接入該運放2的正輸入端,經與運放2的負輸入端的參考電壓Vref的差值進行同向放大得出誤差校正電壓,再將其傳遞給輸出功率晶體管M2的柵極。
  所述輸出電壓穩定電路包括電容C1和其等效串聯電阻ESR,所述電阻ESR的一端接入所述低壓降穩壓器的輸出端Vout,另一端連接電容C1,該電容C1的另一端接地; 所述電阻ESR和電容C1一起構成穩定性補償電路,使得該低壓降穩壓器的負反饋環路的主極點落在輸出端Vout,同時該電容C1又為負載電路的瞬時變化提供峰值電流。
同現有技術相比較,本發明的有益效果在于:本發明結合集成電路芯片的低壓降穩壓器在工作時需大電流驅動能力,睡眠時需低靜態電流的特點,采用雙驅動裝置設計,其一驅動裝置可以提供大電流驅動能力,滿足芯片全速工作的需要,另一驅動裝置可以提供小電流驅動能力,同時自身靜態電流非常低,滿足芯片睡眠時的需要,選擇哪一驅動裝置工作有一控制端口,由芯片內部數字電路控制。易于使用,同時這種技術可以在現有大多數集成電路制造工藝上實現,降低了對工藝的門檻。
附圖說明    圖1是本發明顯著降低待機功耗的低壓降穩壓器及方法之各優選實施例的邏輯結構示意圖;
            圖2是所述低壓降穩壓器優選實施例的電原理圖;
            圖3是所述低壓降穩壓器的優選實施例中邏輯控制電路10工作原理的一種時序圖。
具體實施方式  下面,結合附圖所示之優選實施例進一步闡述本發明。
參閱圖1至3,本發明的優選實施例一是,實施一種令低壓降穩壓器顯著降低待機功耗的方法,用于IC芯片設計,包括如下步驟:
A.  所述低壓降穩壓器采用雙驅動裝置,設置兩種工作模式:芯片處于睡眠狀態或消耗電流較小時,選擇模式Ⅰ,僅驅動裝置Ⅰ202工作,降低芯片整體功耗;芯片處于全速工作或消耗電流較大時,選擇模式Ⅱ,僅驅動裝置Ⅱ203工作,保持輸出電壓Vout恒定而不受重負載影響;
B.  在集成有所述低壓降穩壓器的IC芯片中設置低功耗控制端口LP,所述IC芯片中有諸多功能模塊,其程序存儲器指令全速工作或啟動較大功耗的功能模塊,包括無線發射模塊投入工作時,同時輸出邏輯電平“1”或“0”至端口LP;而若只啟動較小功耗的功能模塊工作或指令進入休眠狀態,則輸出反演的邏輯電平“0”或“1”至端口LP;
a)      設置模式選擇端口LP’和邏輯控制電路10,所述模式選擇端口LP’與所述IC芯片的低功耗控制端口LP連接;借助邏輯控制電路10將端口LP輸出邏輯“1”或“0”的電平變換為換接電路所需要的多路電平,以選擇模式Ⅰ或模式Ⅱ運行;
C.  所述兩驅動裝置Ⅰ和Ⅱ,使用同一電壓反饋電路40對所述輸出電壓Vout實時采樣。
      所述驅動裝置Ⅰ202的輸出電流≤200μA,可以是80μA、120μA或150μA。 
所述邏輯控制電路10將模式選擇端口LP’輸入的選擇信號邏輯“1”或“0”變換為A、B、C、D四路電平信號“1”或“0”,分別控制各電子開關SW1~SW4的導通或截止,以便選擇模式Ⅰ或模式Ⅱ運行。
參見2和3,本發明優先實施例二,一種顯著降低待機功耗的低壓降穩壓器,包括驅動電路20、電壓反饋電路40和輸出電壓穩定電路50,所述電壓反饋電路40和輸出電壓穩定電路50都各自有一端電連接所述低壓降穩壓器的電壓輸出端Vout,他們的另一端電連接公共地線;還包括模式選擇端口LP’和控制邏輯電路10;所述驅動裝置20包括驅動裝置Ⅰ202和驅動裝置Ⅱ203,分別用于小/微電流驅動和大電流驅動,它們各自有自己的誤差放大器運放1和運放2 ,以及各自的功率晶體管M1,M2,但是誤差放大器運放1和運放2 共用同一電壓反饋電路40的電壓采樣信號,即運放1和運放2的同相輸入端一齊電連接電壓反饋電路40的兩分壓電阻R1、R2連接點n12;所述邏輯控制電路10將模式選擇端口LP’輸入的選擇信號邏輯“1”或“0”變換為A、B、C、D四路電平信號“1”或“0”,分別控制各電子開關SW1~SW4導通或截止,以便選擇模式Ⅰ或模式Ⅱ運行。
      所述驅動裝置Ⅰ202包括運放1、輸出功率晶體管M1和電子開關SW1、SW2;所述輸出功率晶體管M1的柵極連接所述運放1的輸出,其源極連接電源Vin,漏極即為輸出電壓Vout;電子開關SW1的控制端接入邏輯控制電路10的輸出端口A,該開關SW1一端接入輸出功率晶體管M1的柵極,另一端接電源Vin;所述電子開關SW2的控制端接入邏輯控制電路10的輸出端口B,該開關SW2的一端接在所述運放1的地端,另一端接地。
所述電壓反饋電路40的反饋電壓Vfb接入該運放1的正輸入端,經與運放1的負輸入端的參考電壓Vref的差值進行同向放大得出誤差校正電壓,再將其傳遞給輸出功率晶體管M1的柵極。所述驅動裝置Ⅰ202的輸出電流可以是80μA、120μA、150μA 或≤200μA。
      所述驅動裝置Ⅱ203包括運放2、輸出功率晶體管M2和電子開關SW3、SW4;所述輸出功率晶體管M2的柵極連接所述運入2的輸出,其源極連接電源Vin,其漏極即為輸出電壓Vout;所述電子開關SW2的控制端接入邏輯控制電路10的輸出端口C,所述電子開關SW3的一端接入輸出功率晶體管M2的柵極,另一端接電源Vin;所述電子開關SW4的控制端接入邏輯控制電路10的輸出端口D,該開關SW4的一端接在所述運放2的地端,另一端接地。
所述電壓反饋電路40的反饋電壓Vfb接入該運放2的正輸入端,經與運放2的負輸入端的參考電壓Vref的差值進行同向放大得出誤差校正電壓,再將其傳遞給輸出功率晶體管M2的柵極。
    所述輸出電壓穩定電路50包括電容C1和其等效串聯電阻ESR,所述電阻ESR的一端接入所述低壓降穩壓器的輸出端Vout,另一端連接電容C1,該電容C1的另一端接地; 所述電阻ESR和電容C1一起構成穩定性補償電路,使得該低壓降穩壓器的負反饋環路的主極點落在輸出端Vout,同時該電容C1又為負載電路60的瞬時變化提供峰值電流。
結合圖2和圖3,對所述優選各實施例中各電路構件的功能分述如下:
驅動裝置Ⅰ202包含如下組件:運放1、輸出功率晶體管M1、電子開關SW1和電子開關SW2。運放1為誤差放大器,其負輸入端接參考電源Vref,正輸入端通過線網n12接由電阻R1、R2組成的電壓反饋電路的輸出。輸出功率晶體管M1采用PMOS,其柵極接運放1的輸出,源極接電源Vin,漏極接低壓降穩壓器的輸出Vout。電子開關SW1的控制端接邏輯控制電路10的A端口,開關端一端接輸出功率晶體管M1的柵極,一端接電源Vin。電子開關SW2的控制端接邏輯控制電路10的B端口,開關端一端接運放1的地端,一端接地。圖2中所有電子開關SW1~SW4均以控制端接“1”表示電子開關導通導通,接“0”表示電子開關截止,如表1所示。運放1將反饋電壓與Vref的差值進行同向放大得出誤差校正電壓,然后將誤差校正電壓傳遞給輸出功率晶體管M1的柵極。輸出功率晶體管M1可以提供小電流的驅動能力,如<100μA,并保持輸出電壓Vout基本恒定。
驅動裝置Ⅱ203包括運放2、輸出功率晶體管M2、電子開關SW3和電子開關SW4。運放2為誤差放大器,其負輸入端接參考電源Vref,正輸入端通過線網n12接由電阻R1、R2組成的電壓反饋電路的輸出。輸出功率晶體管M2采用PMOS,其柵極接運放2的輸出,源極接電源Vin,漏極接低壓降穩壓器的輸出Vout。電子開關SW3的控制端接邏輯控制電路10的C端口,開關端一端接輸出功率晶體管M2的柵極,一端接電源Vin。電子開關SW4的控制端接邏輯控制電路10的D端口,開關端一端接運放2的地端,一端接地。運放2將反饋電壓與Vref的差值進行同向放大得出誤差校正電壓,然后將誤差校正電壓傳遞給輸出功率晶體管M2的柵極。將輸出功率晶體管M2的尺寸設計的比較大,因而驅動能力很強,使得低壓降穩壓器在重負載的情況下仍保持輸出電壓Vout基本恒定。
電壓反饋電路50由分壓電阻R1、R2組成,將Vout的電壓按一定比例經線網n12反饋至運放1和運放2的正輸入端。由圖1可知,當選擇小電流驅動電路102工作時,線網n12的電壓變化與運放1的輸出電壓變化是同向關系,運放1的輸出電壓變化與低壓降穩壓器的輸出Vout的電壓變化是反向關系,故該低壓降穩壓器的電壓反饋環路為負反饋環路,低壓降穩壓器能實時校正其輸出電壓Vout,使得輸出電壓Vout保持與參考電壓Vref恒定的電壓比例關系;同理適用于大電流驅動電路103工作的情況。
邏輯控制電路10用于驅動裝置Ⅰ202或驅動裝置Ⅱ203工作,其輸入端口LP’連接所述芯片內部數字電路控制端口LP的高低電平,所述邏輯控制電路10的輸出有4個端口A、B、C、D,分別連接電子開關SW1~SW4的控制端,本例中LP’為“1”時選擇驅動裝置Ⅰ202工作,即所述低壓降穩壓器工作在模式Ⅰ,LP為“0”時選擇驅動裝置Ⅱ203工作,即低壓降穩壓器工作在模式Ⅱ。
所述輸出電壓穩定電路50包括電阻ESR和電容C1,電阻ESR為電容C1的等效串聯電阻,電阻ESR的一端接低壓降穩壓器的輸出端Vout,另一端接電容C1,電容C1的另一端則接地,電阻ESR和電容C1一起構成穩定性補償電路,使得低壓降穩壓器的負反饋環路的主極點落在輸出端Vout,同時C1又為負載電阻RL的瞬時變化提供峰值電流。
請參見圖3所示,闡明所述邏輯控制電路10的工作原理的一種時序圖,圖中LP’為邏輯控制電路10輸入端口的一種時序,A、B、C、D為其相應的輸出時序。在t0~t1的時間段內LP’為“0”,A端口輸出“1”,B端口輸出“0”,控制圖2中電子開關SW1導通導通,電子開關SW2截止,C端口輸出“0”,D端口輸出“1”,控制圖2中電子開關SW3截止,電子開關SW4導通,選擇驅動裝置Ⅱ203工作,低壓降穩壓器的輸出電壓由驅動裝置Ⅱ決定,驅動裝置Ⅰ202掛起不再消耗電流,低壓降穩壓器工作在模式Ⅱ;在t1時刻,LP為由“0”變為“1”,A端口則輸出相應由“1”變為“0”,B端口輸出由“0”變為“1”,將圖1中電子開關SW1截止,電子開關SW2導通,從而將驅動裝置Ⅰ為工作狀態,此時驅動裝置Ⅰ和驅動裝置Ⅱ同時處于工作狀態,低壓降穩壓器的輸出電壓由驅動裝置Ⅰ和驅動裝置Ⅱ共同決定,但這只是一種過渡狀態,從t1到t2的時間非常短,比如10nS,在t2時刻,C端口則輸出由“0”變為“1”,D端口輸出由“1”變為“0”,將圖2中電子開關SW3導通,電子開關SW4截止,從而將驅動裝置Ⅱ203掛起不再消耗電流,低壓降穩壓器的輸出由驅動裝置Ⅰ202決定,低壓降穩壓器工作在模式Ⅰ202;在t1時刻狀態發生變化至t2時刻結束,低壓降穩壓器由模式Ⅱ經短暫過渡態切換至模式Ⅰ,最終選擇驅動裝置Ⅰ202工作,將驅動裝置Ⅱ203掛起,同理從t3時刻狀態發生變化至t4時刻結束,低壓降穩壓器是有模式Ⅰ經短暫過渡態切換至模式Ⅱ,最終選擇驅動裝置Ⅱ203工作,將驅動裝置Ⅰ202掛起,這里不再贅述。
綜上所述,本發明的結構特征及各實施例皆已詳細揭示,而可充分顯示出本發明在目的及功效上均具有實施的進步性。
以上說明僅為本發明的優選實施例而已,不能用來表達限定本發明所實施的范圍,即凡根據本發明權利要求所作的等效變化與修飾,皆應屬于本發明專利涵蓋的范圍內。

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