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用于半導體襯底的貫穿硅通孔及其生產方法.pdf

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用于 半導體 襯底 貫穿 硅通孔 及其 生產 方法
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摘要
申請專利號:

CN201210104185.1

申請日:

2012.04.10

公開號:

CN102738119B

公開日:

2015.01.14

當前法律狀態:

有效性:

法律詳情: 授權|||實質審查的生效IPC(主分類):H01L 23/538申請日:20120410|||公開
IPC分類號: H01L23/538 主分類號: H01L23/538
申請人: 臺灣積體電路制造股份有限公司
發明人: 余振華; 張正宏; 廖鄂斌; 余佳霖; 王湘儀; 張俊華; 黃立賢; 郭智維; 吳倉聚; 邱文智
地址: 中國臺灣新竹
優先權: 2011.04.13 US 13/085,668
專利代理機構: 北京德恒律師事務所 11306 代理人: 陸鑫;房嶺梅
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法律狀態
申請(專利)號:

CN201210104185.1

授權公告號:

102738119B||||||

法律狀態公告日:

2015.01.14|||2012.12.12|||2012.10.17

法律狀態類型:

授權|||實質審查的生效|||公開

摘要

半導體元件包括具有頂面的半導體襯底。開口從頂面延伸至半導體襯底中。該開口包括內表面。具有第一壓縮應力的第一介電襯里設置在開口的內表面上。具有拉伸應力的第二介電襯里設置在第一介電襯里上。具有第二壓縮應力的第三介電襯里設置在第二介電襯里上。金屬阻擋層設置在第三介電襯里上。導電材料設置在金屬阻擋層上并填充開口。本發明還提供了一種用于半導體襯底的貫穿硅通孔及其生產方法。

權利要求書

1.一種半導體元件包括:
半導體襯底,所述半導體襯底具有頂面;
開口,所述開口從所述頂面延伸至所述半導體襯底中,其中所述
開口包括內表面;
具有第一壓縮應力的第一介電襯里,所述第一介電襯里設置在所
述開口的所述內表面上;
具有拉伸應力的第二介電襯里,所述第二介電襯里設置在所述第
一介電襯里上;
具有第二壓縮應力的第三介電襯里,所述第三介電襯里設置在所
述第二介電襯里上;
金屬阻擋層,所述金屬阻擋層設置在所述第三介電襯里上;以及
導電材料,所述導電材料設置在所述金屬阻擋層上并填充所述開
口。
2.根據權利要求1所述的半導體元件,其中所述第一壓縮應力和所述
第二壓縮應力的至少之一在100MPa至400MPa的范圍內。
3.根據權利要求1所述的半導體元件,其中所述拉伸應力在50MPa
至300MPa的范圍內。
4.根據權利要求1所述的半導體元件,其中所述第一介電襯里在HF
溶液中具有第一蝕刻速率,第二介電襯里在HF溶液中具有第二蝕刻速率,
且所述第一蝕刻速率小于所述第二蝕刻速率。
5.根據權利要求1所述的半導體元件,其中所述第二介電襯里在HF
溶液中具有第二蝕刻速率,且其中所述第三介電襯里在HF溶液中具有第
三蝕刻速率,且所述第三蝕刻速率小于所述第二蝕刻速率。
6.一種半導體元件包括:
半導體襯底,所述半導體襯底具有頂面;
具有內表面的開口,所述開口從所述頂面延伸至所述半導體襯底
中,其中所述開口具有頂部和底部;
第一介電襯里,所述第一介電襯里設置在所述開口的所述內表面
上,所述第一介電襯里具有在所述頂部上的厚度T1和在所述底部上的
厚度T2,其中R1是T1與T2的比值;
第二介電襯里,所述第二介電襯里設置在所述第一介電襯里上,
所述第二介電襯里具有在所述頂部上的厚度T3和在所述底部上的厚度
T4,其中R2是T3與T4的比值,且R1大于R2;
第三介電襯里,所述第三介電襯里設置在所述第二介電襯里上,
所述第三介電襯里具有在所述頂部上的厚度T5和在所述底部上的厚度
T6,其中T5大于T6;
金屬阻擋層,所述金屬阻擋層設置在所述第三介電襯里上;以及
導電材料,所述導電材料設置在所述金屬阻擋層上并填充所述開
口。
7.根據權利要求6所述的半導體元件,其中所述比值R1是約5至約
20。
8.根據權利要求6所述的半導體元件,其中所述比值R2是約1至約5。
9.根據權利要求6所述的半導體元件,其中所述第一介電襯里在HF
溶液中具有第一蝕刻速率,所述第二介電襯里在HF溶液中具有第二蝕刻
速率,且所述第一蝕刻速率小于所述第二蝕刻速率,且其中所述第三介電
襯里在HF溶液中具有第三蝕刻速率,且所述第三蝕刻速率小于所述第二
蝕刻速率。
10.根據權利要求6所述的半導體元件,其中所述第一介電襯里具有
第一壓縮應力以及所述第三介電襯里具有第二壓縮應力,且所述第一壓縮
應力和所述第二壓縮應力的至少之一在100MPa至400MPa的范圍內,或
者其中所述第二介電襯里具有拉伸應力,且其中所述拉伸應力在50MPa至
300MPa的范圍內。

說明書

用于半導體襯底的貫穿硅通孔及其生產方法

技術領域

本公開大體上涉及了一種半導體器件,尤其涉及用于形成貫穿硅通孔
的結構和方法。

背景技術

自從集成電路發明后,由于不斷改進各種電子元件(即晶體管、二極
管、電阻器和電容器等)的集成密度半導體產業經歷了持續快速增長。就
絕大部分而言,這種集成密度方面的改進是由于最小部件尺寸的不斷減小,
使得在給定的芯片面積上集成更多元件。

這些集成改進本質上基本屬于二維(2D)的,此處集成元件所占的體
積基本在半導體晶圓的表面上。雖然在光刻方面的顯著改進導致了2D集成
電路形成中的顯著改進,但是在二維方面能夠達到的密度存在物理限制。
這些限制之一為需要將元件制作成最小尺寸。另外,將更多器件放在一個
芯片上時需要更復雜的設計。

另一個限制來自于隨著器件數量的增加器件之間的互連的數量和長度
將會顯著增加當互連的數量和長度增加時,電路RC延遲和能量消耗都將
增加。

在用于解決上述限制的努力中,通常使用三維集成電路(3D?IC)和堆
疊管芯。因此3D?IC和堆疊芯片中使用貫穿硅通孔(TSVs)連接管芯。這
種情況下,TSVs經常用于連接管芯上的集成電路和管芯背面的集成電路。
另外,TSVs也可用于為通過管芯背面接地的集成電路提供短的接地路徑,
管芯的背面可能被接地金屬薄膜所覆蓋。

TSVs的形成需要更多的工藝步驟。因此集成電路的形成變得更加復
雜,因而問題也會隨之產生。因此,形成TSVs的新方法就是要不斷改進
TSV的形成工藝。

附圖說明

當結合附圖進行閱讀時,根據下面詳細的描述可以更好地理解本發明
的各個方面。應該強調的是,根據工業中的標準實踐,各種部件沒有被按
比例繪制。實際上,為了清楚的討論,各種部件的尺寸可以被任意增加或
減少。

圖1是根據本發明的實施例制造貫穿硅通孔的方法的流程圖。

圖2至圖9是根據圖1在生產的各個階段形成貫穿硅通孔的橫截面視
圖。

發明內容

為了解決現有技術中所存在的問題,根據本發明的一個方面,提供了
一種半導體元件,包括:半導體襯底,所述半導體襯底具有頂面;開口,
所述開口從所述頂面延伸至所述半導體襯底中,其中所述開口包括內表面;
具有第一壓縮應力的第一介電襯里,所述第一介電襯里設置在所述開口的
所述內表面上;具有拉伸應力的第二介電襯里,所述第二介電襯里設置在
所述第一介電襯里上;具有第二壓縮應力的第三介電襯里,所述第三介電
襯里設置在所述第二介電襯里上;金屬阻擋層,所述金屬阻擋層設置在所
述第三介電襯里上;以及導電材料,所述導電材料設置在所述金屬阻擋層
上并填充所述開口。

在該半導體元件中,其中所述第一介電襯里和所述第三介電襯里包括
相同的介電材料。

在該半導體元件中,其中所述第一介電襯里和所述第三介電襯里包括
不同的介電材料。

在該半導體元件中,其中所述第一壓縮應力和所述第二壓縮應力相同。

在該半導體元件中,其中所述第一壓縮應力和所述第二壓縮應力彼此
不同。

在該半導體元件中,其中所述第一壓縮應力和所述第二壓縮應力的至
少之一在100MPa至400MPa的范圍內。

在該半導體元件中,其中所述拉伸應力在50MPa至300MPa的范圍內。

在該半導體元件中,其中所述第一介電襯里在HF溶液中具有第一蝕
刻速率,第二介電襯里在HF溶液中具有第二蝕刻速率,且所述第一蝕刻
速率小于所述第二蝕刻速率。

在該半導體元件中,其中所述第一介電襯里在HF溶液中具有第一蝕
刻速率,第二介電襯里在HF溶液中具有第二蝕刻速率,且所述第一蝕刻
速率小于所述第二蝕刻速率,且其中所述第三介電襯里在HF溶液中具有
第三蝕刻速率,且所述第三蝕刻速率小于所述第二蝕刻速率。

根據本發明的另一方面,提供了一種半導體元件包括:半導體襯底,
所述半導體襯底具有頂面;具有內表面的開口,所述開口從所述頂面延伸
至所述半導體襯底中,其中所述開口具有頂部和底部;第一介電襯里,所
述第一介電襯里設置在所述開口的所述內表面上,所述第一介電襯里具有
在所述頂部上的厚度T1和在所述底部上的厚度T2,其中R1是T1與T2的比
值;第二介電襯里,所述第二介電襯里設置在所述第一介電襯里上,所述
第二介電襯里具有在所述頂部上的厚度T3和在所述底部上的厚度T4,其中
R2是T3與T4的比值,且R1大于R2;第三介電襯里,所述第三介電襯里設
置在所述第二介電襯里上,所述第三介電襯里具有在所述頂部上的厚度T5
和在所述底部上的厚度T6,其中T5大于T6;金屬阻擋層,所述金屬阻擋層
設置在所述第三介電襯里上;以及導電材料,所述導電材料設置在所述金
屬阻擋層上并填充所述開口。

在該半導體元件中,其中所述比值R1是約5至約20。

在該半導體元件中,其中所述比值R2是約1至約5。

在該半導體元件中,其中T5與T6的比值R3是約5至約20。

在該半導體元件中,其中所述第一介電襯里在HF溶液中具有第一蝕
刻速率,所述第二介電襯里在HF溶液中具有第二蝕刻速率,且所述第一
蝕刻速率小于所述第二蝕刻速率。

在該半導體元件中,其中所述第一介電襯里在HF溶液中具有第一蝕
刻速率,所述第二介電襯里在HF溶液中具有第二蝕刻速率,且所述第一
蝕刻速率小于所述第二蝕刻速率,且其中所述第三介電襯里在HF溶液中
具有第三蝕刻速率,且所述第三蝕刻速率小于所述第二蝕刻速率。

在該半導體元件中,其中所述第一介電襯里具有第一壓縮應力以及所
述第三介電襯里具有第二壓縮應力,且所述第一壓縮應力和所述第二壓縮
應力的至少之一在100MPa至400MPa的范圍內。

在該半導體元件中,其中所述第二介電襯里具有拉伸應力。

在該半導體元件中,其中所述第二介電襯里具有拉伸應力,且其中所
述拉伸應力在50MPa至300MPa的范圍內。

根據本發明的又一方面,提供一種用于形成半導體元件的方法,包括:
提供具有頂面的半導體襯底;形成具有內表面的開口,所述開口從所述頂
面延伸至所述半導體襯底中,其中所述開口具有頂部和底部;通過等離子
體增強型化學汽相沉積(PECVD)在所述內表面上沉積第一介電襯里;通
過共形沉積在所述第一介電襯里上沉積第二介電襯里;通過PECVD在所
述第二介電襯里上沉積第三介電襯里;在所述第三介電襯里上沉積金屬阻
擋層;以及在三種介電襯里和所述金屬阻擋層沉積之后用導電材料填充留
下的開口。

在該方法中,其中所述第二介電襯里具有在頂部上的厚度T3和在底部
上的厚度T4,且T3與T4的比值R2是約1至約5。

具體實施方式

據了解為了實施本公開的不同部件,以下公開提供了許多不同的實施
例或示例。以下描述元件和布置的特定示例以簡化本公開。當然這些僅僅
是示例并不打算限定。再者,以下描述中第一部件形成在第二部件上方,
之上,或上面可包括其中第一部件和第二部件以直接接觸形成的實施例,
并且也可包括其中額外的部件形成插入到第一部件和第二部件中的實施
例,使得第一部件和第二部件不直接接觸。為了簡明和清楚,可以任意地
以不同的尺寸繪制各個部件。

圖1根據本公開的實施例示出用于制造帶有貫穿硅通孔的半導體元件
的方法11的流程圖。圖2至圖9根據一個或多個依照圖1的實施例示出制
造帶有貫穿硅通孔的半導體元件100的過程中各階段的橫截面視圖。應該
注意到為了簡明和清楚,本文僅簡要描述某些工藝。因此,應該理解可以
在圖1的方法11之前,之中,和之后提供其他工藝。

現參考圖1,用于制造帶有貫穿硅通孔的半導體元件的方法11從操作
步驟13開始。在操作步驟13中,提供半導體襯底。在半導體襯底上制造
多個管芯。半導體襯底上的管芯通過管芯之間的切割槽分割。本文中的術
語“半導體襯底”通常指其上可以或可以不形成各種層和器件結構的半導體
塊狀襯底。在一些實施例中,半導體塊狀襯底包括硅或化合物半導體,諸
如GaAx、InP、Si/Ge或SiC。這些層的實例包括介電層、摻雜層、多晶硅
層或導電層等。器件結構的實例包括晶體管、電阻器和/或電容器,其可以
或可以不通過互連層互連其他有源電路。

然后,方法11繼續進行到操作15其中圖案化半導體襯底從而在該半
導體襯底上形成開口。

參照圖2,,提供了帶有半導體襯底101的半導體元件100的一部分的
放大視圖。該半導體襯底101具有頂面102。形成多個開口103,其通過頂
面102延伸至半導體襯底101的預定深度。在這一實例中,出于說明的目
的僅示出一個開口103。在至少一個實施例中,開口103包括在約μm至
150μm范圍內的深度,在約1μm至20μm范圍內的寬度。開口103包括部
分內表面105,該內表面由側壁和開口103的底表面106組成。開口103
還包括頂部107和底部109。頂部107緊鄰開口103的最頂端且也鄰近半
導體襯底101的頂面102。底部109緊鄰開口103的最底部且也鄰近開口
103的底表面106。

在一個實施例中,開口103可以采用干式蝕刻工藝形成。另外,開口
103可以采用激光打孔形成。在一個實施例中,在半導體襯底101上形成
圖案化的掩模層(未示出)以覆蓋未移除的區域和暴露部分半導體襯底101
從而實現開口103的形成。掩模層可以是采用工藝諸如化學汽相沉積
(CVD)形成的包括氮化硅、氧化物或氮氧化物的硬掩模。一旦形成后,
采用合適的光刻和刻蝕工藝圖案化掩模層以暴露出半導體襯底101的將要
形成開口103的那些部分。然后,采用刻蝕或激光打孔移除暴露的半導體
襯底101而形成開口103。在另一個實施例中,圖案化的和顯影的光阻可
以可選地用于保護半導體襯底101的未移除區域而同時將襯底101的將要
移除的部分暴露以形成開口103。再參考圖1,方法11繼續進行到操作17
其中在開口的內表面上通過等離子體增強化學汽相沉積(PECVD)沉積第
一介電襯里。

圖3示出操作17階段其中提供了半導體元件100的橫截面視圖。第一
介電襯里111形成在開口103的內表面105上。第一介電襯里111在開口
103的頂部107上具有T1厚度,在開口103的底部109上具有T2厚度。厚
度T1在約至約范圍內,厚度T2在約至范圍內。第
一介電襯里111從頂部107至底部109逐漸變薄。厚度T1和厚度T2的比率
R1為約5至約20。第一介電襯里111可以包括氧化硅、氮化硅、氮氧化硅
或PSG等。

在一個實施例中,第一介電襯里111通過PECVD形成。在這一實例
中,在包括O3和TEOS的等離子環境內氧化硅層形成為第一介電襯里。O3
和TEOS的流速分別在約5000標準立方厘米每分鐘(sccm)至約10000sccm
范圍內,和約500毫克每分鐘(mgm)至約3000mgm范圍內。等離子環境
的操作功率采用在13.56MHz下設定為約300W至約500W的高頻RF功率,
以及在350kHz下設定為約50W至約150W的低頻RF功率。等離子環境的
操作壓力是約2托至約8托。半導體元件100的襯底101的操作溫度是約
150℃至約450℃。在上述條件下,第一介電襯里111用約100MPa至約
400MPa范圍內的第一壓縮應力形成。第一介電襯里111在以1000∶1的比
率稀釋的HF溶液中具有約至約的第一蝕刻速率。本公開
不限定用于形成第一介電襯里111的上述條件,而且產生上述壓縮應力或
上述蝕刻速率的不同條件均在本公開的范圍內。

PECVD使用射頻(RF)功率產生輝光放電以將能量轉移至反應氣體中,
使得開口103的內表面105及半導體襯底101的頂面102上的沉積處于較
低的溫度。據相信在用于開口103形成的操作15中在PECVD的等離子體
中帶有高能量的自由基修復受損的內表面105。內表面105上的懸空鍵和
缺陷均被移除。較常規方法,第一介電襯里111和內表面105之間的界面
具有較少缺陷。因此,產生出沉積的第一介電襯里111的理想性能諸如良
好的附著力、低針孔密度和充足的電性能。

再參考圖1,方法11繼續進行到操作19其中通過共形沉積在第一介
電襯里上沉積第二介電襯里。

圖4示出操作19階段其中第二介電襯里113形成在第一介電襯里111
上。第二介電襯里113具有在開口103的頂部107上的厚度T3和在開口103
的底部109上的厚度T4。厚度T3在約至約的范圍內且厚度
T4在約至約的范圍內。在一個實施例中,第二介電襯里113
可以是完全共形的襯里,據發現第二襯里厚度的共形性中的一些變化具有
有益效果。厚度T3與厚度T4的比值R2是約1至約5。在比值R2的范圍內,
第二介電襯里113仍然保持共形性的有益效果。

在一個實施例中,通過使用基于O3/TEOS的低于大氣壓的化學汽相沉
積工藝的高縱橫比工藝(HARP)形成第二介電襯里113。在這個實例中,
氧化層形成為第二介電襯里。O3和TEOS的流速分別在約10000標準立方
厘米每分鐘(sccm)至約20000sccm的范圍內,和約500mgm至約3500mgm
的范圍內。操作壓力是約400托至約650托。半導體元件100的操作溫度
是約200℃至約450℃。在無等離子體的操作溫度下加熱反應物并沉積在第
一介電襯里111上。在上述條件下,第二介電襯里113在約50MPa至約
300MPa范圍內的拉伸應力下形成。第二介電襯里113在以1000∶1的比率
稀釋的HF溶液中具有約至的第二蝕刻速率。另外,第
二介電襯里113可以使用共形沉積技術形成,諸如原子層沉積(ALD)或
旋涂涂覆電介質法(SOD)(例如硅酸鹽、硅氧烷、甲基倍半硅氧烷(MSQ)、
氫倍半硅氧烷(HSQ)、MSQ/HSQ、全氫硅氮烷(TCPS)或全氫-聚硅氮
烷(PSZ))。

本公開不限于以上用于形成第二介電襯里113,且產生以上壓縮應力
或以上蝕刻速率的不同條件均在本公開的范圍內。

根據以上描述,比率R1大于比率R2。第二介電襯里113具有比第一介
電襯里111更好的共形性。第二介電襯里113緩解襯里111和襯里113的
組合層的厚度變化。第一蝕刻速率小于第二蝕刻速率。因此,第一介電襯
里111具有比第二介電襯里113低的針孔密度。第一介電襯里111提供保
護,防止濕氣或污染從半導體襯底101擴散至第二介電襯里113。

再參考圖1,方法11繼續進行到操作21其中第三介電襯里通過等離
子體增強化學氣體沉積(PECVD)在第二介電襯里上沉積。

圖5示出操作21階段其中提供了半導體元件100的橫截面視圖。第三
介電襯里115在第二介電襯里113上形成。第三介電襯里115在開口103
的頂部107上具有厚度T5,且在開口103的底部109上具有厚度T6。厚度
T5在約至約的范圍內,厚度T6在約至約的范圍內。
第三介電襯里115的厚度從頂部107至底部109逐漸變薄。厚度T5與厚度
T6的比R3是約5至約20。第三介電襯里115可以包括氧化硅、氮化硅、
氮氧化硅或PSG。

在一個實施例中,第三介電襯里115由PECVD形成。在這一實例中,
在包括O3和TEOS的等離子環境中氧化硅層形成為第三介電襯里。O3和
TEOS的流速分別在約5000標準立方厘米每分鐘(sccm)至約10000sccm
范圍內,以及約500mgm至約3000mgm范圍內。等離子環境的操作功率使
用在13.56MHz下設定為約300W至約500W的高頻RF功率,以及在350kHz
下設定為約50W至約150W的低頻RF功率。等離子環境的操作壓力是約
2托至約8托。半導體元件100的操作溫度是約150℃至約450℃。在上述
操作條件下,第三介電襯里115在第二壓縮應力在約100MPa至約400MPa
范圍內的情況下形成。第三介電襯里115在以1000∶1的比率稀釋的HF
溶液中具有約至約的第三蝕刻速率。

本公開不限于用于形成第三介電襯里115的以上條件,且產生以上壓
縮應力或以上蝕刻速率的其他條件均在本公開的范圍內。

在一個實施例中,第一介電襯里111和第三介電襯里115包括相同的
介電材料。第一介電襯里111的第一壓縮應力和第三介電襯里115的第二
壓縮應力等同。在另一個實施例中,第一介電襯里111和第三介電襯里115
包括不同的的介電材料。第一介電襯里111的第一壓縮應力和第三介電襯
里115的第二壓縮應力不同。第一壓縮應力和第二壓縮應力的至少之一在
約100MPa至約400MPa的范圍內。

根據以上描述,第三蝕刻速率小于第二蝕刻速率。第三介電襯里115
具有比第二介電襯里113低的針孔密度。第三介電襯里115形成在第二介
電襯里113和稍后形成的金屬阻擋層117之間(如圖6所示)。第三介電
襯里115提供包括,防止污染從稍后形成的金屬阻擋層117和導電材料119
擴散至半導體襯底101。提供了半導體元件100的耐用電性能。

再參考圖1,方法11繼續進行到操作23其中第三介電襯里上沉積金
屬阻擋層。

圖6示出操作23階段其中提供了半導體元件100的橫截面視圖。在第
三介電襯里115上形成金屬阻擋層117。金屬阻擋層117可以提供保護,
防止金屬離子、污染從稍后形成的導電材料119擴散至半導體襯底101。
金屬阻擋層117包括氮化鉭,也可以選擇性地使用其他材料,例如鉭、鈦、
氮化鈦、這些的組合。金屬阻擋層117的形成方法包括ALD、PECVD或
物理汽相沉積(PVD)工藝等。

再參考圖1,方法11繼續進行到操作25其中用導電材料填充在三種
介電襯里和金屬阻擋層沉積之后留下的開口。

參考圖7,用導電材料119填充在三種介電襯里和金屬阻擋層117沉
積之后留下的開口。導電材料119可以過量填充留下的開口103和金屬阻
擋層117。導電材料119可以包括銅或銅合金。盡管如此,也可使用其他
金屬如鋁、銀、金及其組合。可能的形成方法包括化學電鍍,或其他通用
沉積方法如濺射、洗印、電鍍和化學汽相沉積(CVD)。

再參考圖1,方法11繼續進行到操作27其中選擇性地移除在開口103
外部的過量導電材料119、金屬阻擋層117和三種介電襯里。

圖8示出操作27階段其中提供了半導體元件100的橫截面視圖。開口
103外部的過量材料通過合適的工藝移除,例如化學機械拋光(CMP),
蝕刻、或拋光和蝕刻的組合。移除工藝優選移除位于金屬阻擋層117和三
種介電襯里111、113和115上的任何導電材料119,因此過量材料的移除
將為進一步的工藝步驟暴露半導體元件101的頂面102。在開口103中填
充了導電材料119的情況下形成了貫穿硅通孔102。

在一些實施例中,在操作27之后可選地具有進一步的工藝步驟。在襯
底101的頂面102上可以形成金屬化層(未示出),設計金屬化層以連接
半導體元件100中的器件結構從而形成功能電路,同時也可通過TSV120
與襯底101的相對面形成連接。金屬化層可以由介電材料和導電材料的交
替層形成且可以通過任何合適的工藝(如沉積、雙鑲嵌)形成。

再參考圖1,方法11繼續進行到操作29其中在襯底背面進行減薄工
藝以暴露TSV。

圖9示出操作29步驟其中提供了半導體元件100的橫截面視圖。移除
半導體襯底101的背面的一部分以暴露位于開口103內的導電材料119從
而完成TSV120。可以使用研磨工藝例如化學機械拋光(CMP)實施移除,
盡管可以選擇使用其他合適工藝,如蝕刻。可以繼續移除襯底101的背面
直到襯底101的厚度在約10μm至約200μm之間。因此,TSV120從襯底
101背面暴露出來。貫通硅通孔(TSV)120提供襯底101上形成的半導體
元件與其他元件的電連接。

本發明的各種實施例可以用于改進常規的貫穿硅通孔結構。例如,在
各種實施例中通過PECVD形成的第一介電襯里111修復開口103的受損
的內表面105。第一介電襯里111提供保護,防止污染從襯底101擴散至
第二介電襯里113和內層115、117及119。具有共形厚度的第二介電襯里
113緩解襯里111、113和115的組合層的厚度變化。第一介電襯里和第三
介電襯里的壓縮應力與第二介電襯里的拉伸應力結合,調整TSV120中的
整體應力。從而顯著增加終產品的漏電流、器件性能和產量。

雖然根據本公開的各種實施例描述了帶有貫穿硅通孔的半導體元件及
其制造方法,但是在不背離本公開精神的情況下可以存在其他選擇、替代
或修改。

本公開的實施例提供了一種半導體元件。該半導體元件包括具有頂面
的半導體襯底。開口從頂面延伸至半導體襯底中。開口包括內表面。具有
第一壓縮應力的第一介電襯里沉積在開口的內表面上。具有拉伸應力的第
二介電襯里沉積在第一介電襯里上。具有第二壓縮應力的第三介電襯里沉
積在第二介電襯里上。金屬阻擋層沉積在第三介電襯里上。導電材料沉積
在金屬阻擋層上且填充開口。

本公開也提供了半導體元件的另一個實施例。該半導體元件包括具有
頂面的半導體襯底。具有內表面的開口從頂面延伸至半導體襯底。開口具
有頂部和底部。第一介電襯里設置在開口的內表面上。第一介電襯里在頂
部上的厚度為T1,在底部的厚度為T2。R1為T1與T2的比值。第二介電襯
里設置在第一介電襯里上。第二介電襯里在頂部的厚度為T3,在底部的厚
度為T4。R2為T3與T4的比,且R1大于R2。第三介電襯里設置在第二介電
襯里上。第三介電襯里在頂部的厚度為T5,在底部的厚度為T6。T5大于
T6。金屬阻擋層設置在第三介電襯里上。導電材料設置在金屬阻擋層上并
填充開口。

本公開也提供了形成半導體元件的方法的另一個實施例。該方法包括
提供具有頂面的半導體襯底。形成具有內表面的從頂面延伸至半導體襯底
的開口。開口具有頂部和底部。通過等離子體增強化學汽相沉積(PECVD)
將第一介電襯里沉積在內表面上。通過共形沉積將第二介電襯里沉積在第
一介電襯里上。通過PECVD將第三介電襯里沉積在第二介電襯里上。金
屬阻擋層沉積在第三介電襯里上。在三種介電襯里和金屬阻擋層沉積之后
用導電材料填充留下的開口。

盡管已經詳細地描述了實施例及其優勢,但應該理解,可以在不背離
所附權利要求限定的本發明主旨和范圍的情況下,做各種不同的改變、替
換和更改。而且,本申請的范圍并不僅限于本說明書中描述的工藝、機器、
制造、材料組分、裝置、方法和步驟的特定實施例。作為本領域普通技術
人員應理解,通過本發明,現有的或今后開發的用于執行與根據本發明所
采用的所述相應實施例基本相同的功能或獲得基本相同結果的工藝、機器、
制造,材料組分、裝置、方法或步驟根據本發明可以被使用。因此,所附
權利要求應該包括在這樣的工藝、機器、制造、材料組分、裝置、方法或
步驟的范圍內。

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