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集成電路及其制造方法.pdf

關 鍵 詞:
集成電路 及其 制造 方法
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摘要
申請專利號:

CN201110426055.5

申請日:

2011.12.16

公開號:

CN102738218B

公開日:

2015.01.07

當前法律狀態:

授權

有效性:

有權

法律詳情: 授權|||實質審查的生效IPC(主分類):H01L 29/417申請日:20111216|||公開
IPC分類號: H01L29/417; H01L27/092 主分類號: H01L29/417
申請人: 臺灣積體電路制造股份有限公司
發明人: 阿里·凱沙瓦齊; 郭大鵬; 宋淑惠; 曾祥仁; 林學仕; 魯立忠; 吳忠政; 田麗鈞; 楊榮展; 陳淑敏; 曹敏; 侯永清
地址: 中國臺灣新竹
優先權: 2011.04.13 US 13/086,186
專利代理機構: 北京德恒律師事務所 11306 代理人: 陸鑫;房嶺梅
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法律狀態
申請(專利)號:

CN201110426055.5

授權公告號:

102738218B||||||

法律狀態公告日:

2015.01.07|||2012.12.12|||2012.10.17

法律狀態類型:

授權|||實質審查的生效|||公開

摘要

本發明公開一種集成電路,包括用于第一類型晶體管的第一擴散區域。第一類型晶體管包括第一漏極區和第一源極區。用于第二類型晶體管的第二擴散區域與第一擴散區域分離。第二類型晶體管包括第二漏極區和第二源極區。柵電極在布線方向上跨過第一擴散區域和第二擴散區域連續地延伸。第一金屬結構與第一源極區電連接。第二金屬結構與第二漏極區電連接。第三金屬結構設置在第一和第二金屬結構之上并且與其電連接。第一金屬結構的寬度基本等于或大于第三金屬結構的寬度。

權利要求書

1.一種集成電路,包括:
用于第一類型晶體管的第一擴散區域,所述第一類型晶體管包括在所
述第一擴散區域中的第一漏極區和第一源極區;
用于第二類型晶體管的第二擴散區域,所述第二擴散區域與所述第一
擴散區域分離,所述第二類型晶體管包括在所述第二擴散區域中的第二漏
極區和第二源極區;
柵電極,在布線方向上跨過所述第一擴散區域和所述第二擴散區域連
續地延伸;
第一金屬結構,與所述第一漏極區電連接;
第二金屬結構,與所述第二漏極區電連接;以及
第三金屬結構,設置在所述第一金屬結構和所述第二金屬結構之上并
且與所述第一金屬結構和所述第二金屬結構電連接,其中,所述第一金屬
結構的寬度基本等于或大于所述第三金屬結構的寬度。
2.根據權利要求1所述的集成電路,其中,所述第一金屬結構的寬度
與所述第三金屬結構的寬度的比率在約1∶1到約2∶1的范圍內變化,或者
所述第一金屬結構的寬度與所述第三金屬結構的寬度的比率在約1.3∶1
到約1.6∶1的范圍內變化,其中,所述第一金屬結構和所述第二金屬結構在
所述布線方向上分別從所述第一擴散區域和所述第二擴散區域的邊緣到相
對邊緣基本連續地延伸。
3.根據權利要求1所述的集成電路,進一步包括:
第四金屬結構,與所述第一源極區電連接;以及
第五金屬結構,設置在所述第四金屬結構之上并且與其電連接,其中,
所述第五金屬結構和所述第一擴散區域在所述布線方向上重疊第一距離,
所述第三金屬結構和所述第一擴散區域在所述布線方向上重疊第二距離,
并且所述第一距離大于所述第二距離,
其中,所述第一擴散區域具有第一寬度,所述第一距離與所述第一寬
度的比率在約0.75∶1到約1∶1的范圍內,并且所述第二距離與所述第一寬
度的比率在約0.1∶1到約0.33∶1的范圍內,
其中,所述第四金屬結構的寬度與所述第五金屬結構的寬度的比率在
約1∶1到約2∶1的范圍內,或者
所述第四金屬結構的寬度與所述第五金屬結構的寬度的比率在約1.3∶1
到約1.6∶1的范圍內。
4.根據權利要求3所述的集成電路,進一步包括:
第六金屬結構,與所述第二源極區電連接;以及
第七金屬結構,設置在所述第六金屬結構之上并且與其電連接,其中,
所述第七金屬結構和所述第二擴散區域在所述布線方向上重疊第三距離,
所述第三金屬結構和所述第二擴散區域在所述布線方向上重疊第四距離,
并且所述第三距離大于所述第四距離,
其中,所述第二擴散區域具有第二寬度,所述第三距離與所述第二寬
度的比率在約0.75∶1到約1∶1的范圍內,并且所述第四距離與所述第二寬
度的比率在約0.1∶1到約0.33∶1的范圍內,
其中,所述第六金屬結構的寬度與所述第七金屬結構的寬度的比率在
約1∶1到約2∶1的范圍內,或者
所述第六金屬結構的寬度與所述第七金屬結構的寬度的比率在約1.3∶1
到約1.6∶1的范圍內。
5.一種集成電路,包括:
用于第一類型晶體管的第一擴散區域,所述第一類型晶體管包括在所
述第一擴散區域中的第一漏極區和第一源極區;
用于第二類型晶體管的第二擴散區域,所述第二擴散區域與所述第一
擴散區域分離,所述第二類型晶體管包括在所述第二擴散區域中的第二漏
極區和第二源極區;
柵電極,在布線方向上跨過所述第一擴散區域和所述第二擴散區域連
續地延伸;
第一金屬結構,與所述第一漏極區電連接;
第二金屬結構,與所述第二漏極區電連接;
第三金屬結構,設置在所述第一金屬結構和所述第二金屬結構之上并
且與所述第一金屬結構和所述第二金屬結構電連接,其中,所述第一金屬
結構的寬度與所述第三金屬結構的寬度的比率在約1.3∶1到約1.6∶1的范圍
內;
第四金屬結構,與所述第一源極區電連接;以及
第五金屬結構,設置在所述第四金屬結構之上并且與其電連接,其中,
所述第五金屬結構和所述第一擴散區域在所述布線方向上重疊第一距離,
所述第三金屬結構和所述第一擴散區域在所述布線方向上重疊第二距離,
并且所述第一距離大于所述第二距離。
6.根據權利要求5所述的集成電路,其中,所述第一擴散區域具有第
一寬度,所述第一距離與所述第一寬度的比率在約0.75∶1到約1∶1的范圍
內,并且所述第二距離與所述第一寬度的比率在約0.1∶1到約0.33∶1的范圍
內,其中,所述第四金屬結構的寬度與所述第五金屬結構的寬度的比率在
約1.3∶1到約1.6∶1的范圍內。
7.根據權利要求5所述的集成電路,進一步包括:
第六金屬結構,與所述第二源極區電連接;以及
第七金屬結構,設置在所述第六金屬結構之上并且與其電連接,其中,
所述第七金屬結構和所述第二擴散區域在所述布線方向上重疊第三距離,
所述第三金屬結構和所述第二擴散區域在所述布線方向上重疊第四距離,
并且所述第三距離大于所述第四距離,
其中,所述第二擴散區域具有第二寬度,所述第三距離與所述第二寬
度的比率在約0.75∶1到約1∶1的范圍內,并且所述第四距離與所述第二寬
度的比率在約0.1∶1到約0.33∶1的范圍內。
8.根據權利要求7所述的集成電路,其中,所述第六金屬結構的寬度
與所述第七金屬結構的寬度的比率在約1.3∶1到約1.6∶1的范圍內。
9.一種集成電路,包括:
用于第一類型晶體管的第一擴散區域,所述第一類型晶體管包括在所
述第一擴散區域中的第一漏極區和第一源極區;
用于第二類型晶體管的第二擴散區域,所述第二擴散區域與所述第一
擴散區域分離,所述第二類型晶體管包括在所述第二擴散區域中的第二漏
極區和第二源極區;
柵電極,在布線方向上跨過所述第一擴散區域和所述第二擴散區域連
續地延伸;
第一金屬結構,與所述第一漏極區電連接;
第二金屬結構,與所述第二漏極區電連接;
第三金屬結構,設置在所述第一金屬結構和所述第二金屬結構之上并
且與所述第一金屬結構和所述第二金屬結構電連接,其中,所述第一金屬
結構的寬度與所述第三金屬結構的寬度的比率在約1.3∶1到約1.6∶1之間;
第四金屬結構,與所述第一源極區電連接;
第五金屬結構,設置在所述第四金屬結構之上并且與其電連接,其中,
所述第五金屬結構和所述第一擴散區域在所述布線方向上重疊第一距離,
所述第三金屬結構和所述第一擴散區域在所述布線方向上重疊第二距離,
所述第一擴散區域具有第一寬度,所述第一距離與所述第一寬度的比率在
約0.75∶1到約1∶1的范圍內,并且所述第二距離與所述第一寬度的比率在
約0.1∶1到約0.33∶1的范圍內;
第六金屬結構,與所述第二源極區電連接;以及
第七金屬結構,設置在所述第六金屬結構之上并且與其電連接,其中,
所述第七金屬結構和所述第二擴散區域在所述布線方向上重疊第三距離,
所述第三金屬結構和所述第二擴散區域在所述布線方向上重疊第四距離,
所述第二擴散區域具有第二寬度,所述第三距離與所述第二寬度的比率在
約0.75∶1到約1∶1的范圍內,并且所述第四距離與所述第二寬度的比率在
約0.1∶1到約0.33∶1的范圍內。
10.根據權利要求9所述的集成電路,其中,所述第四金屬結構的寬
度與所述第五金屬結構的寬度的比率在約1.3∶1到約1.6∶1的范圍內,并且
所述第六金屬結構的寬度與所述第七金屬結構的寬度的比率在約1.3∶1到
約1.6∶1的范圍內。

說明書

集成電路及其制造方法

相關申請的交叉參考

本申請是于2010年5月26日提交的名為“INTERGRATED?CIRCUITS
AND?MANUFACTURING?METHODS?THEREOF(集成電路及其制造方
法)”的美國專利申請序列號為No.12/787,966的部分接續申請案,其內容
全部結合于此作為參考。

技術領域

本發明主要涉及半導體器件領域,尤其涉及集成電路和形成集成
電路的方法。

背景技術

半導體集成電路(IC)產業已經經歷了快速發展。IC材料和設計的技
術進步產生了多代IC,其中,每一代都具有比前一代更小和更復雜的電路。
然而,這些進步增加了處理和制造IC的復雜性,對于將實現的這些進步,
需要IC處理和制造的類似發展。

在IC演進過程中,功能密度(即,每芯片面積的互連器件的數量)通
常增加,同時幾何尺寸(即,使用制造處理可以創建的最小部件(或線))
減小。該按比例減小處理通常通過增加生產效率并且降低相關成本來提供
益處。這種按比例減小還產生相對高的功率消耗值,其可以使用低功率消
耗器件(諸如,互補金屬氧化物半導體(CMOS)器件)解決。

發明內容

根據本發明的一方面,提供一種集成電路,包括:用于第一類型晶體
管的第一擴散區域,所述第一類型晶體管包括在所述第一擴散區域中的第
一漏極區和第一源極區;用于第二類型晶體管的第二擴散區域,所述第二
擴散區域與所述第一擴散區域分離,所述第二類型晶體管包括在所述第二
擴散區域中的第二漏極區和第二源極區;柵電極,在布線方向上跨過所述
第一擴散區域和所述第二擴散區域連續地延伸;第一金屬結構,與所述第
一漏極區電連接;第二金屬結構,與所述第二漏極區電連接;以及第三金
屬結構,設置在所述第一金屬結構和所述第二金屬結構之上并且與所述第
一金屬結構和所述第二金屬結構電連接,其中,所述第一金屬結構的寬度
基本等于或大于所述第三金屬結構的寬度。

優選地,所述第一金屬結構的寬度與所述第三金屬結構的寬度的比率
在約1∶1到約2∶1的范圍內變化。

優選地,所述第一金屬結構的寬度與所述第三金屬結構的寬度的比率
在約1.3∶1到約1.6∶1的范圍內變化。

優選地,所述第一金屬結構和所述第二金屬結構在所述布線方向上分
別從所述第一擴散區域和所述第二擴散區域的邊緣到相對邊緣基本連續地
延伸。

優選地,該集成電路進一步包括:第四金屬結構,與所述第一源極區
電連接;以及第五金屬結構,設置在所述第四金屬結構之上并且與其電連
接,其中,所述第五金屬結構和所述第一擴散區域在所述布線方向上重疊
第一距離,所述第三金屬結構和所述第一擴散區域在所述布線方向上重疊
第二距離,并且所述第一距離大于所述第二距離。

優選地,所述第一擴散區域具有第一寬度,所述第一距離與所述第一
寬度的比率在約0.75∶1到約1∶1的范圍內,并且所述第二距離與所述第一
寬度的比率在約0.1∶1到約0.33∶1的范圍內。

優選地,所述第四金屬結構的寬度與所述第五金屬結構的寬度的比率
在約1∶1到約2∶1的范圍內。

優選地,所述第四金屬結構的寬度與所述第五金屬結構的寬度的比率
在約1.3∶1到約1.6∶1的范圍內。

優選地,該集成電路進一步包括:第六金屬結構,與所述第二源極區
電連接;以及第七金屬結構,設置在所述第六金屬結構之上并且與其電連
接,其中,所述第七金屬結構和所述第二擴散區域在所述布線方向上重疊
第三距離,所述第三金屬結構和所述第二擴散區域在所述布線方向上重疊
第四距離,并且所述第三距離大于所述第四距離。

優選地,所述第二擴散區域具有第二寬度,所述第三距離與所述第二
寬度的比率在約0.75∶1到約1∶1的范圍內,并且所述第四距離與所述第二
寬度的比率在約0.1∶1到約0.33∶1的范圍內。

優選地,所述第六金屬結構的寬度與所述第七金屬結構的寬度的比率
在約1∶1到約2∶1的范圍內。

優選地,所述第六金屬結構的寬度與所述第七金屬結構的寬度的比率
在約1.3∶1到約1.6∶1的范圍內。

根據本發明的另一方面,提供一種集成電路,包括:用于第一類型晶
體管的第一擴散區域,所述第一類型晶體管包括在所述第一擴散區域中的
第一漏極區和第一源極區;用于第二類型晶體管的第二擴散區域,所述第
二擴散區域與所述第一擴散區域分離,所述第二類型晶體管包括在所述第
二擴散區域中的第二漏極區和第二源極區;柵電極,在布線方向上跨過所
述第一擴散區域和所述第二擴散區域連續地延伸;第一金屬結構,與所述
第一漏極區電連接;第二金屬結構,與所述第二漏極區電連接;第三金屬
結構,設置在所述第一金屬結構和所述第二金屬結構之上并且與所述第一
金屬結構和所述第二金屬結構電連接,其中,所述第一金屬結構的寬度與
所述第三金屬結構的寬度的比率在約1.3∶1到約1.6∶1的范圍內;第四金屬
結構,與所述第一源極區電連接;以及第五金屬結構,設置在所述第四金
屬結構之上并且與其電連接,其中,所述第五金屬結構和所述第一擴散區
域在所述布線方向上重疊第一距離,所述第三金屬結構和所述第一擴散區
域在所述布線方向上重疊第二距離,并且所述第一距離大于所述第二距離。

優選地,所述第一擴散區域具有第一寬度,所述第一距離與所述第一
寬度的比率在約0.75∶1到約1∶1的范圍內,并且所述第二距離與所述第一
寬度的比率在約0.1∶1到約0.33∶1的范圍內。

優選地,所述第四金屬結構的寬度與所述第五金屬結構的寬度的比率
在約1.3∶1到約1.6∶1的范圍內。

優選地,該集成電路進一步包括:第六金屬結構,與所述第二源極區
電連接;以及第七金屬結構,設置在所述第六金屬結構之上并且與其電連
接,其中,所述第七金屬結構和所述第二擴散區域在所述布線方向上重疊
第三距離,所述第三金屬結構和所述第二擴散區域在所述布線方向上重疊
第四距離,并且所述第三距離大于所述第四距離。

優選地,所述第二擴散區域具有第二寬度,所述第三距離與所述第二
寬度的比率在約0.75∶1到約1∶1的范圍內,并且所述第四距離與所述第二
寬度的比率在約0.1∶1到約0.33∶1的范圍內。

優選地,所述第六金屬結構的寬度與所述第七金屬結構的寬度的比率
在約1.3∶1到約1.6∶1的范圍內。

根據本發明的又一方面,提供一種集成電路,包括:用于第一類型晶
體管的第一擴散區域,所述第一類型晶體管包括在所述第一擴散區域中的
第一漏極區和第一源極區;用于第二類型晶體管的第二擴散區域,所述第
二擴散區域與所述第一擴散區域分離,所述第二類型晶體管包括在所述第
二擴散區域中的第二漏極區和第二源極區;柵電極,在布線方向上跨過所
述第一擴散區域和所述第二擴散區域連續地延伸;第一金屬結構,與所述
第一漏極區電連接;第二金屬結構,與所述第二漏極區電連接;第三金屬
結構,設置在所述第一金屬結構和所述第二金屬結構之上并且與所述第一
金屬結構和所述第二金屬結構電連接,其中,所述第一金屬結構的寬度與
所述第三金屬結構的寬度的比率在約1.3∶1到約1.6∶1之間;第四金屬結構,
與所述第一源極區電連接;第五金屬結構,設置在所述第四金屬結構之上
并且與其電連接,其中,所述第五金屬結構和所述第一擴散區域在所述布
線方向上重疊第一距離,所述第三金屬結構和所述第一擴散區域在所述布
線方向上重疊第二距離,所述第一擴散區域具有第一寬度,所述第一距離
與所述第一寬度的比率在約0.75∶1到約1∶1的范圍內,并且所述第二距離
與所述第一寬度的比率在約0.1∶1到約0.33∶1的范圍內;第六金屬結構,與
所述第二源極區電連接;以及第七金屬結構,設置在所述第六金屬結構之
上并且與其電連接,其中,所述第七金屬結構和所述第二擴散區域在所述
布線方向上重疊第三距離,所述第三金屬結構和所述第二擴散區域在所述
布線方向上重疊第四距離,所述第二擴散區域具有第二寬度,所述第三距
離與所述第二寬度的比率在約0.75∶1到約1∶1的范圍內,并且所述第四距
離與所述第二寬度的比率在約0.1∶1到約0.33∶1的范圍內。

優選地,所述第四金屬結構的寬度與所述第五金屬結構的寬度的比率
在約1.3∶1到約1.6∶1的范圍內,并且所述第六金屬結構的寬度與所述第七
金屬結構的寬度的比率在約1.3∶1到約1.6∶1的范圍內。

附圖說明

當結合附圖進行閱讀時,根據下面詳細的描述可以更好地理解本發
明。應該強調的是,根據工業中的標準實踐,各種部件沒有被按比例繪制
并且僅僅用于說明的目的。實際上,為了清楚的討論,各種部件的數量和
尺寸可以被任意增加或減少。

圖1A是示出典型集成電路的典型布局層的示意圖。

圖1B是沿著圖1A中所示的剖面線1B-1B的典型集成電路的橫截面
圖。

圖2A是示出另一典型集成電路的典型布局層的示意圖。

圖2B是沿著圖2A中所示的剖面線2B-2B的典型集成電路的橫截面
圖。

圖3是示出形成集成電路的典型方法的流程圖。

圖4A-圖4E是示出沿著圖2A中所示的剖面線2B-2B截取的形成集成
電路的另一典型方法的示意性橫截面圖。

圖5是示出包括設置在基板之上的典型集成電路的系統的示意圖。

圖6是示出典型集成電路的典型布局層的示意圖。

具體實施方式

對于CMOS器件,接觸插塞通常用于晶體管的源極/漏極(S/D)區和
金屬層M1之間的電連接。通常,接觸插塞設置在接觸孔中,接觸孔形成
在層間介電(ILD)層中。標記在掩模層上的接觸孔是正方形的。掩模層上
的正方形圖案被轉印在ILD層上并且變成圓的。從而,從與形成有晶體管
的晶片的表面成直角的頂視圖看,接觸插塞具有基本圓形形狀。發現,如
果CMOS器件的幾何形狀按比例減小,則晶體管的S/D阻抗增加。增加的
S/D阻抗損害晶體管或電路的電氣性能,例如,操作電流、速度、頻率等。

應該明白,以下描述提供用于實現本披露的不同特征的多個不同實施
例或實例。以下描述組件和配置的特定實例以簡化本披露。當然,這些僅
是實例并且不用于限制。另外,本披露可以在多種實例中重復參考數字和/
或字母。該重復用于簡化和清楚的目的并且其本身不表示多種實施例和/或
所論述的配置之間的關系。而且,在以下本披露中的一個部件形成在另一
部件上、連接到另一部件、和/或結合至另一部件可以包括多個部件直接接
觸形成的實施例,并且還可以包括通過插入多個部件而形成附加部件,使
得部件可以不直接接觸的實施例。另外,可使用空間相對術語,例如,“較
低”、“較高”、“水平”、“垂直”、“之上”、“之下”、“向上”、“向下”、“頂部”、
“底部”等、以及其派生詞(例如“水平地”、“向下地”、“向上地”等),以容
易描述本披露中一個部件與另一部件的關系。該空間相對術語旨在覆蓋包
括多個部件的設備的不同定向。

圖1A是示出典型集成電路的典型布局層的示意圖。圖1A中所示的典
型圖僅示出了擴散層、柵電極層、以及金屬結構的重疊。在圖1A中,集成
電路100可以包括與N型晶體管105電連接的P型晶體管101。在一些實
施例中,集成電路100可以是數字電路、模擬電路、混合信號電路、靜態
隨機存取存儲器(SRAM)電路、嵌入式SRAM電路、動態隨機存取存儲
器(DRAM)電路、嵌入式DRAM電路、非易失性存儲器電路(例如,FALSH、
EPROM、E2PROME、場可編程門電路)、或其任何結合。在一些實施例
中,P型晶體管101和N型晶體管105可以配置在逆變器、邏輯門電路、
放大器、電荷泵電路、或具有CMOS器件的任何電路中。

參考圖1A,集成電路100可以包括擴散區域110和120。擴散區域110
可以包括P型晶體管101的源極區111和漏極區113。擴散區域120可以
包括N型晶體管105的源極區121和漏極區123。擴散區域110可以通過
隔離結構115與擴散區域120隔離。隔離結構115可以包括淺溝槽隔離
(STI)結構和/或硅的局部氧化(LOCOS)結構。在一些實施例中,擴散
區域110和120的寬度W1和W2分別不同。在其他實施例中,擴散區域110
的寬度W1大于擴散區域120的寬度W2。

參考圖1A,柵電極130可以在柵電極130的布線方向上跨過擴散區域
110和120連續地延伸。在一些實施例中,柵電極130可以包括分別用于P
型晶體管101和N型晶體管105的柵電極部分130a和130b。柵電極部分
130a和130b可以被配置成分別接收電壓、控制P型晶體管101和N型晶
體管105的接通和斷開。注意,圖1A中所示的布線方向僅是示例性的。在
其他實施例中,布線方向可以是水平方向或者相對于水平方向傾斜的任何
方向。

再次參考圖1A,金屬結構140可以與P型晶體管101的源極區111電
連接。金屬結構140和擴散區域110可以在布線方向上重疊距離D1。金屬
結構150可以分別與P型晶體管101和N型晶體管105的漏極區113和123
電連接。金屬結構150和擴散區域110在布線方向上重疊距離D2。距離
D1大于距離D2。在一些實施例中,金屬結構140與源極區111直接接觸。
金屬結構150與漏極區113和123直接接觸。

參考圖1A,金屬結構160可以與N型晶體管101的源極區121電連接。
金屬結構160和擴散區域120可以在布線方向上重疊距離D3。金屬結構150
和擴散區域120可以在布線方向上重疊距離D4。在一些實施例中,距離
D3大于距離D4。在其他實施例中,距離D3大于距離D2。在一些實施例中,
金屬結構160與源極區121直接接觸。

注意,圖1A中所示的結構僅是示意性的。在一些實施例中,距離D1
和D2的總和可以基本等于寬度W1。在其他實施例中,距離D1和D2的總
和可以大于或小于寬度W1。在還有的其他實施例中,距離D3和D4的總和
可以基本等于寬度W2。在還有的其他實施例中,距離D3和D4的總和可以
大于或小于寬度W2。

還注意,術語“金屬結構”在此可以意味著金屬線、金屬絲、金屬纜繩、
金屬琴弦(metallic?string)、金屬編碼、金屬板條、或連續延伸預定距離
的任意金屬結構。在一些實施例中,金屬結構140、150和160可以被稱為
金屬零(metallic?zero)(M0)層。

在一些實施例中,距離D1與寬度W1的比率在約0.75∶1與1∶1之間,
并且距離D2與寬度W1的比率在約0.1∶1與0.33∶1之間。在其他實施例中,
距離D3與寬度W2的比率在約0.75∶1與1∶1之間,并且距離D4與寬度W2
的比率在約0.1∶1與0.33∶1之間。

注意,金屬結構140、150和160每個均可以在擴散區域110和/或120
之上至少部分地連續延伸,用于電連接各個源極區和漏極區。通過至少部
分地連續延伸的結構,可以減小晶體管的源極/漏極(S/D)阻抗。

還應該注意,距離D2和D4中的每個都分別沒有從擴散區域110的邊
緣110a連續延伸到相對邊緣110b以及從擴散區域120的邊緣120a連續延
伸到相對邊緣120b。金屬結構150在布線方向上不完全覆蓋擴散區域110
和120。通過該結構,柵電極部分130到金屬結構140、150和160中的每
個之間的寄生電容和/或金屬結構140、150和160之間的寄生電容可以減
小。通過改變阻抗和/或寄生電容,可以理想地實現集成電路100的電特性,
例如操作速度、操作頻率等。

表1示出用于至少一個逆變器與多個指狀元件(finger)的速度仿真。
如表1所示,D1/W1、D2/W1、D3/W2和D4/W2為1/1的結構作為基礎。基
礎結構中的每個都具有在布線方向上完全覆蓋擴散區域110或120的金屬
結構140、150和160。基礎結構的仿真速度假設為1。

表1


與基礎結構相比,D1/W1、D3/W2為1/1以及D2/W1、D4/W2為0.33/1
的示例性結構可以分別為1-指狀元件、4-指狀元件、和24-指狀元件結構提
供9.6%、8.8%和8.4%的速度增益,如中間列所示。D1/W1、D3/W2為0.75/1
并且D2/W1、D4/W2為0.33/1的另一示例性結構可以為1-指狀元件、4-指狀
元件、和24-指狀元件結構提供10.4%、8.9%和8.1%的速度增益,如右列
所示。發現,D1/W1、D2/W1、D3/W2和/或D4/W2的修改和/或改變可以實現
逆變器的意外速度增益。

圖1B是沿著圖1A中所示的剖面線1B-1B截取的示例性集成電路的截
面圖。注意,圖1A僅示出集成電路100的多個布局層。圖1B中所示的截
面圖可以描述集成電路100的更多部件。

參考圖1B,P型晶體管101和N型晶體管105可以形成在基板103上。
注意,P型晶體管101和N型晶體管105可以由隔離結構115隔開。在一
些實施例中,基板103可以包括基本半導體材料、化合物半導體材料、合
金半導體材料、或任何其他合適材料或其結合。基本半導體材料可以包括
硅或鍺晶體、多結晶體、或無定形結構。化合物半導體材料可以包括碳化
硅、砷化鎵、磷化鎵、磷化銦、砷化銦、以及銻化銦。合金半導體材料可
以包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、以及GaInAsP。
在一個實施例中,合金半導體基板可以具有傾斜SiGe部件,其中,Si和
Ge組合物從一個位置的一個比率改變為另一位置的另一比率。在另一實施
例中,合金SiGe形成在硅基板之上。在另一實施例中,SiGe基板被拉緊
(strain)。而且,半導體基板可以是絕緣體上半導體,諸如,絕緣體上硅
(SOI)、或薄膜晶體管(TFT)。在一些實例中,半導體基板可以包括摻
雜的外延層或掩埋層。在其他實例中,化合物半導體基板可以具有多層結
構,或者基板可以包括多層化合物半導體結構。

在一些實施例中,N型阱區107和/或P型阱區109可以分別選擇性地
形成在用于P型晶體管101和N型晶體管105的基板103中。N型阱區107
可以具有摻雜物,諸如砷(As)、磷(P)、其他第V族元素、或其任何
結合。P型阱區109可以具有摻雜物,諸如硼(B)和/或其他第III族元素。

參考圖2B,P型晶體管101可以包括源極區111和漏極區113。在一
些實施例中,源極區111和漏極區113可以分別包括結構111c或113c,其
可以給P型晶體管101的溝道(未標記)提供壓力。受壓的溝道可以改變
其中的載流子的移動性,使得改變P型晶體管101的電氣特征,例如電流。
在一些實施例中,源極區111和漏極區113中的結構111c和113c可以分
別稱為凸起源極和凸起漏極。在其他實施例中,結構111c和113c中的每
個都可以包括單個SiGe或SixGe1-x層、多層SiGe或SixGe1-x結構、外延結
構、化合物材料結構、可以改變P型晶體管101的載流子移動性的其他材
料、或者其任何結合。

在一些實施例中,源極區111和漏極區113可以分別選擇性地包括P
型輕摻雜漏極(LDD)111a和113a。P型LDD?111a和113a中的每個都可
以具有與N型阱區107相反的摻雜物類型。在其他實施例中,源極區111
和漏極區113可以分別包括硅化物區111b和113b。硅化物區111b和113b
可以包括至少一種材料,諸如,硅化鎳(NiSi)、鎳鉑硅化物(NiPtSi)、
鎳鉑鍺硅化物(NiPtGeSi)、鎳鍺硅化物(NiGeSi)、硅化鐿(YbSi)、
硅化鉑(PtSi)、硅化銥(IrSi)、硅化鉺(ErSi)、硅化鈷(CoSi)、其
他合適材料、或其任意結合。

再次參考圖2B,柵電極部分130a可以包括界面介電層117a。界面介
電層117a可以設置在基板103之上。界面介電層117a可以包括諸如氧化
硅、氮化硅、氮氧化硅、其他柵極介電材料、或其他任何結合等材料。

在一些實施例中,柵電極部分130a可以包括多層結構131,其可以包
括至少一個高介電常數(高-k)層和至少一個金屬功函數層。至少一個高-k
介電層可以形成在界面層117a之上。高-k介電層可以包括高-k介電材料,
諸如,HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、其他合適高-k介
電材料、或者其任意結合。在一些實施例中,高-k材料可以進一步選自金
屬氧化物、金屬氮化物、金屬硅化物、過渡金屬氧化物、過渡金屬氮化物、
過渡金屬硅化物、金屬的氮氧化物、金屬鋁酸鹽、硅酸鋯、鋁酸鋯、氧化
硅、氮化硅、氮氧化硅、氧化鋯、氧化鈦、氧化鋁、二氧化鉿-氧化鋁合
金、其他合適材料、或其任何結合。

在一些實施例中,多層結構131的至少一個金屬功函數層可以包括至
少一個P金屬功函數層和至少一個N金屬功函數層。在其他實施例中,柵
電極部分130a的至少一個金屬功函數層可以獨立地包括至少一個P金屬功
函數層,而沒有任何N金屬功函數層。在一些實施例中,P型功函數材料
可以包括諸如釕、鈀、鉑、鈷、鎳和導電金屬氧化物、和/或其他合適材料
的組合物。N型金屬材料可以包括諸如鉿、鋯、鈦、鉭、鋁、金屬碳化物
(例如,碳化鉿、一碳化鋯、碳化鈦、碳化鋁)、鋁化物、和/或其他合適
材料的組合物。

在一些實施例中,多層結構131可以包括至少一個擴散勢壘層。至少
一個擴散勢壘層可以設置在柵極介電材料和功函數金屬材料之間。擴散勢
壘層可以被配置成防止功函數金屬材料的金屬離子擴散到柵極介電材料
中。擴散勢壘層可以包括至少一種材料,諸如,氧化鋁、鋁、氮化鋁、鈦、
氮化鈦(TiN)、鉭、氮化鉭、其他合適材料、和/或其結合。

參考圖1B,柵電極部分130a可以包括導電層135a。導電層135a可以
由多層結構131圍繞。導電層135a可以由至少一種材料制成,諸如,鋁、
銅、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、MoN、MoON、RuO2、
和/或其他合適材料。

再次參考圖1B,N型晶體管105可以包括源極區121和漏極區123。
在一些實施例中,源極區121和漏極區123可以分別選擇性地包括N型輕
摻雜漏極(LDD)121a和123a。N型LDD?121a和123a可以具有與P型阱
區108相反的摻雜物類型。在其他實施例中,源極區121和漏極區123可
以分別包括硅化物區121b和123b。硅化物區121b和123b可以具有與硅
化物區111b和113b相同或相似的金屬材料。

在其他實施例中,源極區121和漏極區123均包括壓力結構(未示出)。
壓力結構可以改變N型晶體管105的溝道中的載流子移動性。在一些實施
例中,壓力結構中的每個都可以包括單個SiC或SixC1-x層、多層SiC或
SixC1-x結構、外延結構、化合物材料結構、可以改變N型晶體管105的載
流子移動性的其他材料、或其任何結合。

再次參考圖2B,柵電極部分130b可以包括界面介電層117b。界面介
電層117b可以設置在基板103之上。界面介電層117b可以包括諸如氧化
硅、氮化硅、氮氧化硅、其他柵極介電材料、和/或其結合的材料。

在一些實施例中,柵電極部分130b可以包括多層結構133,其可以包
括至少一個高介電常數(高-k)層和至少一個金屬功函數層。至少一個高-k
介電層可以形成在界面層117b之上。在一些實施例中,多層結構133的至
少一個高-k介電層可以與多層結構131的相同或相似。

在一些實施例中,柵電極部分130b的至少一個金屬功函數層包括至少
一個N型金屬功函數層,而沒有任何P型金屬功函數層。在一些實施例中,
N型金屬材料可以包括諸如鉿、鋯、鈦、鉭、鋁、金屬碳化物(例如,碳
化鉿、碳化鋯、碳化鈦、碳化鋁)、鋁化物、和/或其他合適材料的組合物。

在一些實施例中,多層結構133可以包括至少一個擴散勢壘層。至少
一個擴散勢壘層可以設置在柵極介電材料和功函數金屬材料之間。擴散勢
壘層可以被配置成防止功函數金屬材料的金屬離子擴散到柵極介電材料
中。擴散勢壘層可以包括至少一種材料,諸如,氧化鋁、鋁、氮化鋁、鈦、
氮化鈦(TiN)、鉭、氮化鉭、其他合適材料、和/或其結合。

參考圖1B,柵電極部分130b可以包括導電層135b。導電層135b可以
由多層結構133圍繞。導電層135b可以由與導電層135a相同或相似的至
少一種材料制成。

參考圖1B,隔離物141a和141b可以分別選擇性地設置在柵電極部分
130a和130b的側壁上。隔離物141a和141b可以由至少一種材料制成,諸
如,氧化硅、氮化硅、氮氧化硅、其他介電材料、或其任何結合。

參考圖1B,至少一個介電層151可以設置在基板103之上并且圍繞隔
離物141a和141b。至少一個介電層151可以包括至少一種材料,諸如,磷
摻雜硅酸鹽玻璃(PSG)、硼摻雜硅酸鹽玻璃(BSG)、硼磷摻雜硅酸鹽
玻璃(BPSG)、未摻雜硅酸鹽玻璃(USG)、氧化硅、氧化硅、氮化硅、
氮氧化硅、低-k介電材料、其他介電材料、或其結合。

在一些實施例中,至少一個蝕刻停止層(ESL)153可以設置在至少一
個介電層151之上。至少一個ESL?153可以包括至少一種材料,諸如,氮
化硅、氮氧化硅、碳化硅、碳氧化硅、其他介電材料、或其任何結合。

參考圖1B,至少一個介電層153可以設置在至少一個ESL?153之上。
至少一個介電層153可以包括至少一種材料,諸如,氧化硅,例如,等離
子體增強氧化物(PEOX)、未摻雜硅酸鹽玻璃(USG)、磷摻雜硅酸鹽玻
璃(PSG)、硼摻雜硅酸鹽玻璃(BSG)、硼磷摻雜硅酸鹽玻璃(BPSG)、
氧化硅、氧化硅、氮化硅、氮氧化硅、低-k介電材料、其他介電材料、或
其結合。

在圖1B中,金屬結構140、150和160可以設置成通過介電層151、
155、以及ESL?153。在一些實施例中,金屬結構140、150和160中的每
個都可以包括在它們的底部區域中的至少一個勢壘層(未示出)。勢壘層
可以包括至少一種材料,諸如,氧化鋁、鋁、氮化鋁、鈦、氮化鈦(TiN)、
鉭、氮化鉭、其他合適材料、和/或其結合。在其他實施例中,金屬結構140、
150和160中的每個都可以由至少一種材料制成,諸如,鋁、銅、Ti、TiN、
TaN、Ta、TaC、TaSiN、W、WN、MoN、MoON、RuO2、和/或其他合適
材料。

在一些實施例中,金屬結構140和160可以分別與源極區111和121
直接接觸。金屬結構150可以與漏極區113和123直接接觸。在其他實施
例中,金屬結構140和160可以分別與硅化物區111b和121b直接接觸。
金屬結構150可以與硅化物區113b和123b直接接觸。

在一些實施例中,其他介電材料、通孔插塞、金屬區、和/或金屬線(未
示出)可以形成在柵電極部分130a和130b之上用于互連。介電層可以包
括諸如氧化硅、氮化硅、氮氧化硅、低-k介電材料、超低-k介電材料、或
其任何結合的材料。通孔插塞、金屬區、和/或金屬線可以包括諸如鎢、鋁、
銅、鈦、鉭、氮化鈦、氮化鉭、硅化鎳、硅化鈷、其他合適導電材料、和/
或其結合的材料。通孔插塞、金屬區、和/或金屬線可以通過任何合適處理
形成,諸如,沉積、光刻法、和蝕刻處理、和/或其結合形成。

圖2A是示出另一典型集成電路的典型布局層的示意圖。與圖1A中的
項相同的圖2A的項由相同參考標號加100表示。在圖2A中,集成電路200
可以包括多個金屬結構,例如,金屬結構270a-270d,每個均與源極區211、
221和漏極區213、223中的一個直接接觸。在一些實施例中,金屬結構
270a-270d可以在布線方向上至少部分地與各個金屬結構240、250和260
重疊。

在一些實施例中,金屬結構270a-270d中的每個的寬度都可以基本等
于各個金屬結構240、250和260。在其他實施例中,金屬結構270a-270d
可以比各個金屬結構240、250和260更寬或更窄。在一些實施例中,金屬
結構270a-270d可以稱為M01金屬結構,并且金屬結構240、250和260
可以稱為M02金屬結構。

在一些實施例中,金屬結構270a-270d中的每個均可以從擴散區域210
的邊緣210a連續延伸到相對邊緣210b或者從擴散區域220的邊緣220a連
續延伸到相對邊緣220b。在其他實施例中,金屬結構270a-270b中的每個
均可以延伸擴散區域210的寬度W1的約5%或更少的距離或者從邊緣
210a-210b縮短擴散區域210的寬度W1的約5%或更少的距離。在還有的
其他實施例中,金屬結構270c-270d中的每個均可以延伸擴散區域220的
寬度W2的約5%或更少的距離或者從邊緣220a-220b縮短擴散區域220的
寬度W2的約5%或更少的距離。

在一些實施例中,金屬結構240和擴散區域210可以在布線方向上重
疊距離D1。金屬結構250和擴散區域210可以在布線方向上重疊距離D2。
距離D1大于距離D2。金屬結構260和擴散區域220可以在布線方向上重
疊距離D3。金屬結構250和擴散區域220可以在布線方向上重疊距離D4。
在一些實施例中,距離D3大于距離D4。在其他實施例中,距離D3大于距
離D2。在還有的其他實施例中,在此結合圖1A描述的距離D1、D2、D3、
和/或D4分別大于距離D1、D2、D3、和/或D4。

在一些實施例中,距離D1和D2的總和可以基本等于寬度W1。在其他
實施例中,距離D1和D2的總和可以大于或小于寬度W1。在還有的其他實
施例中,距離D3和D4的總和可以基本等于寬度W2。在仍然還有的其他實
施例中,距離D3和D4的總和可以大于或小于寬度W2。

圖2B是沿著圖2A中所示的剖面線2B-2B截取的典型集成電路的橫截
面圖。在圖2B中,金屬結構270a-270d可以分別與源極區211、漏極區213、
223和源極區221直接接觸。金屬結構240、250和260可以通過金屬結構
270a-270d分別與源極區211、漏極區213、223和源極區221電連接。在
一些實施例中,金屬結構270a-270d可以設置通過介電層251和ESL?253,
分別與硅化物區211b、213b、221b和223b直接接觸。

在一些實施例中,金屬結構270a-270d中的每個均可以包括在它們的
底部區域處的至少一個勢壘層(未示出)。勢壘層可以包括至少一種材料,
諸如,氧化鋁、鋁、氮化鋁、鈦、氮化鈦(TiN)、鉭、氮化鉭、其他合適
材料、和/或其結合。在一些實施例中,金屬結構270a-270d中的每個均可
以由至少一種材料制成,諸如,鋁、銅、Ti、TiN、TaN、Ta、TaC、TaSiN、
W、WN、MoN、MoON、RuO2、和/或其他合適材料。在其他實施例中,
金屬結構270a-270d中的每個均可以由鎢制成,并且金屬結構240、250和
260中的每個均可以都由銅制成。

在一些實施例中,金屬結構270a-270d的頂面可以與導電層235a和
235b的頂面基本水平。術語“基本水平”在此可以表示金屬結構270a-270d
的頂面可以比導電層235a和235b的頂面高一距離,例如,ESL?253的厚度。
在一些實施例中,術語“基本水平”在此可以表示金屬結構270a-270d的頂面
可以比ESL?253的頂面更低,這是因為由回蝕刻處理或化學機械拋光
(CMP)處理導致的金屬結構270a-270d的頂面上的凹陷結果。在其他實
施例中,術語“基本水平”在此可以表示金屬結構270a-270d的頂面可以比導
電層235a和235b的頂面更低,這是由于由回蝕刻處理或化學機械拋光
(CMP)處理導致的金屬結構270a-270d的頂面上的凹陷結果。

參考圖2A-圖2B,發現,金屬結構270a-270d可以被配置用于金屬結
構240、250和260與各個源極區211、漏極區213、223、以及源極區221
之間的電連接。金屬結構270a-270d可以在布線方向上基本覆蓋各個擴散
區域210和220。可以理想地減小從金屬結構270a-270d到源極和漏極區的
阻抗。在一些實施例中,被配置用于電連接的金屬結構240、250和260的
重疊距離D1-D4可以減小。還發現,金屬結構270a-270d的頂面可以與導電
層235a和235b的頂面基本水平。金屬結構270a和270b之間以及金屬結
構270c和270d之間的寄生電容低。

圖3是示出形成集成電路的典型方法的流程圖。圖4A-圖4E是示出形
成集成電路200的另一典型方法的沿著圖2A中所示的剖面線2B-2B截取
的示意性橫截面圖。在圖3中,形成集成電路的方法300可以包括在基板
上形成第一擴散區域和第二擴散區域(處理310)。

在一些實施例中,處理310可以在基板203上形成擴散區域210和220,
如圖2A和圖4A所示。在一些實施例中,處理310可以包括形成使擴散區
域210與擴散區域220分離的隔離結構215。在一些實施例中,隔離結構
215的形成可以包括:通過光刻處理圖案化半導體基板203、在基板中蝕刻
溝槽(例如,通過使用干蝕刻、濕蝕刻、和/或等離子體蝕刻處理)、以及
用介電材料填充溝槽(例如,通過使用化學氣相沉積處理)。在一些實施
例中,隔離結構215可以具有多層結構,諸如,用氮化硅或氧化硅填充的
熱氧化物襯里層。在一些實施例中,處理310可以稱為STI處理或LOCOS
處理。

參考圖4A,在一些實施例中,N型阱區207和/或P型阱區209可以
分別選擇性地形成在擴散區域201和205中。N型阱區207和/或P型阱區
209可以例如通過光刻處理和離子注入處理形成。在一些實施例中,可以
執行熱處理和/或快速熱處理(RTP),以使N型阱區207和/或P型阱區
209中的摻雜物活躍。

參考圖3,方法300可以包括:在第一擴散區域中形成用于第一類型
晶體管的漏極區和源極區(處理320)。在形成如圖4A中所示的P型晶體
管201的一些實施例中,處理320可以形成源極區211和漏極區213。在
一些實施例中,源極區和漏極區211和213中的每個都可以包括可以例如
通過光刻處理和離子注入處理形成的P型重摻雜區。

在其他實施例中,處理320可以包括:分別在源極區211和漏極區213
中形成結構211c和213c。結構211c和213c可以給P型晶體管201的溝道
提供壓力。在一些實施例中,結構211c和213c可以通過外延處理、減壓
CVD(RPCVD)處理、分子束外延(MBE)處理、化學氣相沉積(CVD)
處理、金屬有機化學氣相沉積(MOCVD)處理、原子層沉積(ALD)處理、
多層外延處理、或其任何結合形成。

在一些實施例中,處理320可以選擇性地包括在隔離物241a之下形成
P型LDD?211a和213a。P型LDD?211a和213a可以例如通過傾斜角離子注
入處理形成。在一些實施例中,在形成柵電極部分的處理340之前,可以
在結構211c和213c上形成硅化物區,其中,該處理可以稱為硅化物首先
處理。在其他實施例中,處理320可以包括形成以下結合圖4C描述的硅化
物區211b和211c。在其他一些實施例中,熱處理和/或快速熱處理(RTP)
可以被選擇性地執行,以使源極區211和漏極區213中的摻雜物活躍。

再次參考圖3,方法300可以包括:在第二擴散區域中形成用于第二
類型晶體管的漏極區和源極區(處理330)。在形成如圖4A中所示的N型
晶體管205的一些實施例中,處理330可以形成源極區221和漏極區223。
在一些實施例中,源極區211和223中的每個都可以包括可以例如通過光
刻處理和離子注入處理形成的N型重摻雜區。

在其他實施例中,處理330可以包括:在源極區221和漏極區213中
的每個中形成壓力結構(未示出)。壓力結構可以給N型晶體管205的溝
道提供與由結構211c和213c提供的壓力相反的壓力。壓力結構可以通過
外延處理、減壓CVD(RCVD)處理、分子束外延(MBE)處理、化學氣
相沉積(CVD)處理、金屬有機化學氣相沉積(MOCVD)處理、原子層
沉積(ALD)處理、多層外延處理、或其任何結合形成。

在一些實施例中,處理330可以選擇性地包括:在隔離物241b之下形
成N型LDD?221a和223a。N型LDD?221a和223a可以例如通過傾斜角離
子注入處理形成。在一些實施例中,在形成柵電極部分的處理340之前,
可以在源極區211和漏極區213上形成硅化物區,其中,該處理可以稱為
硅化物首先處理。在其他實施例中,處理320可以包括形成以下結合圖4C
描述的硅化物區221b和221c。在其他一些實施例中,可以選擇性地執行熱
處理和/或快速熱處理(RTP),以使源極區221和漏極區223中的摻雜物
活躍。注意,以上結合圖3描述的處理320和330的順序可以交換。例如,
處理330可以在處理320之前執行。還應注意,處理320和330中的每個
中的處理步驟和/或它們的順序都可以被改變和/或交換。本申請的范圍不限
于此。

再次參考圖3,方法300可以包括:形成跨過第一擴散區域和第二擴
散區域連續延伸的柵電極(處理340)。在一些實施例中,該方法可以包
括:形成如圖2A中所示的柵電極230。

柵電極230可以通過柵極首先處理或柵極最后處理形成。在使用柵極
最后處理的一些實施例中,處理340可以包括:在基板203之上形成虛擬
柵電極232a和232b,如圖4A所示。虛擬柵電極232a和232b可以由至少
一種材料制成,諸如,多晶硅、無定形硅、氧化硅、氮化硅、具有與介電
層251和/或隔離物241a-241b基本不同的蝕刻率的材料。在一些實施例中,
虛擬柵電極232a和232b可以通過CVD處理形成。

處理340可以包括:例如通過濕蝕刻處理、干蝕刻處理、或其任何結
合去除虛擬柵電極232a和232b。在去除虛擬柵電極232a和232b之后,處
理340可以包括:在基板203之上形成柵電極部分230a和230b。柵電極部
分230a和230b可以分別包括多層結構231、233和導電層235a、235b。多
層結構231和233可以例如通過任何合適處理形成,諸如,ALD處理、CVD
處理、物理氣相沉積(PVD)處理、減壓CVD(RPCVD)處理、PECVD
處理、MOCVD處理、或其任何結合。導電層235a和235b可以例如通過
任何合適處理形成,諸如,ALD處理、CVD處理、物理氣相沉積(PVD)
處理、減壓CVD(RPCVD)處理、PECVD處理、MOCVD處理、電鍍處
理、濺射處理、或其任何結合。在形成柵電極部分230a和230b之后,ESL
層253可以例如通過CVD處理形成在柵電極部分230a和230b之上。

再次參考圖3,方法300可以包括:形成第一金屬結構、第二金屬結
構、以及第三金屬結構(處理350)。第一金屬結構可以與第一源極區電
連接,第二金屬結構可以與第一漏極區和第二漏極區電連接,以及第三金
屬結構可以與第二源極區電連接。

在以類似于圖1B中所示的橫截面圖的方式形成金屬結構的一些實施
例中,介電層155可以形成在ESL層153之上。金屬結構140、150和160
可以形成通過介電層151、155和ESL層153,使得金屬結構140、150和
160可以與各自的源極區和漏極區111、113、121和123直接接觸。

在以類似于圖2A-圖2B中所示的結構的方式形成金屬結構的一些實施
例中,方法300可以進一步包括:形成與各個金屬結構240、250和260電
連接的金屬結構270a-270d。在一些實施例中,方法300可以包括:形成通
過介電層251和ESL?253的開口271a-271c。開口271a-271c可以至少部分
地暴露各個源極區和漏極區211、213、221、和223,如圖4C所示。

在一些實施例中,在形成開口271a-271c之后,可以在各個源極區和
漏極區211、213、221、和223中形成硅化物區211b、213b、221b和223b。
注意,在形成多層結構231和233的界面層217a-217b和高-k介電層之后,
形成如圖4C中所示的硅化物區211b、213b、221b和223b。硅化物區211b、
213b、221b和223b不經受形成多層結構231和233的界面層217a-217b和
高-k介電層的熱循環。在一些實施例中,形成硅化物區211b、213b、221b
和223b的處理可以稱為硅化物最后處理。

參考圖4D,方法300可以包括形成與各個源極區和漏極區211、213、
221和223直接接觸的金屬結構270a-270d。金屬結構270a-270d可以例如
通過沉積、PVD處理、CVD處理、ALD處理、濺射處理、電鍍處理、其
他合適方法、或其任何結合形成。

參考圖4E,處理350(如圖3所示)可以包括:形成與各個金屬結構
270a-270d電連接的金屬結構240、250和260。在一些實施例中,處理350
可以包括:形成通過介電層255的開口(未標記)。開口可以至少部分地
暴露各個金屬結構270a-270d。金屬結構240、250和260然后可以形成在
開口中,與各個金屬結構270a-270d電連接。在一些實施例中,金屬結構
240、250和260可以例如通過沉積、PVD處理、CVD處理、ALD處理、
濺射處理、電鍍處理、其他合適方法、和/或其結合形成。

圖5是示出包括設置在基板上的典型集成電路的系統的示意圖。在圖
5中,系統500可以包括設置在基板501上的集成電路502。在一些實施例
中,基板501可以包括印刷電路板(PCB)、印刷布線板和/或能夠承載集
成電路的其他載體。集成電路502可以分別類似于以上結合圖1A-圖1B和
圖2A-圖2B描述的集成電路100或200。集成電路502可以與基板501電
連接。在一些實施例中,集成電路502可以通過凸塊505與基板501電連
接。在其他實施例中,集成電路502可以通過引線接合(未示出)與基板
501電連接。在一些實施例中,系統500可以是諸如計算機、無線通信設
備、計算機相關外圍設備、娛樂設備等的電子系統的一部分。

在一些實施例中,包括集成電路502的系統500可以在一個IC中提供
整個系統,所謂的芯片上系統(SOC)或集成電路上系統(SOIC)設備。
這些SOC/SOIC設備可以在單個集成電路中提供例如實現手機、個人數字
助理(PDA)、數字VCR、數碼攝像機、數碼照相機、MP3播放器等所需
的所有電路。

圖6是示出典型集成電路的典型布局層的示意圖。與圖2A中的項相同
的圖6的項由相同參考標號加400表示。在圖6中,集成電路600包括相
互分離并且分別被配置用于不同類型晶體管601和605的擴散區域610和
620。例如,擴散區域610被配置用于P型晶體管,并且擴散區域620被配
置用于N型晶體管。晶體管601包括在擴散區域610中的源極區611和漏
極區613。晶體管605包括在擴散區域620中的源極區621和漏極區623。

參考圖6,集成電路600包括在布線方向上跨過擴散區域610和620
連續延伸的柵電極630。在一些實施例中,集成電路600包括多個金屬結
構,例如,金屬結構670a-670d,每個均與源極區611、621和漏極區613、
623中的一個直接接觸。集成電路600可以包括分別設置在金屬結構670a、
670b、670d和670c之上并且與其電連接的金屬結構640、650和660。在
一些實施例中,金屬結構650從金屬結構670b連續地延伸到金屬結構670d。

在一些實施例中,金屬結構670b的寬度WM1基本等于或大于金屬結
構650的寬度WM2。在其他實施例中,寬度WM1與寬度WM2的比率可以在
約1∶1到約2∶1的范圍內變化。在還有的其他實施例中,寬度WM1與寬度
WM2的比率可以在約1.3∶1到約1.6∶1的范圍內變化。

在一些實施例中,金屬結構670d的寬度WM3基本等于或大于金屬結
構650的寬度WM2。在其他實施例中,寬度WM3與寬度WM2的比率可以在
約1∶1到約2∶1的范圍內變化。在還有的其他實施例中,寬度WM3與寬度
WM2的比率可以在約1.3∶1到約1.6∶1的范圍內變化。

在一些實施例中,金屬結構670a的寬度WM4基本等于或大于金屬結構
650的寬度WM5。在其他實施例中,寬度WM4與寬度WM5的比率可以在約
1∶1到約2∶1的范圍內變化。在還有的其他實施例中,寬度WM4與寬度WM5
的比率可以在約1.3∶1到約1.6∶1的范圍內變化。

在一些實施例中,金屬結構670c的寬度WM6基本等于或大于金屬結構
660的寬度WM7。在其他實施例中,寬度WM6與寬度WM7的比率可以在約
1∶1到約2∶1的范圍內變化。在還有的其他實施例中,寬度WM6與寬度WM7
的比率可以在約1.3∶1到約1.6∶1的范圍內變化。

注意,寬度WM1、WM3、WM4和WM6中的至少一個分別基本等于或大
于寬度WM2、WM5和WM7。在一些實施例中,僅金屬結構670a-670d中的
一個較寬并且在集成電路600中應用。在其他實施例中,金屬結構670a-670d
中的兩個或更多較寬并且在集成電路600中應用。在還有的其他實施例中,
所有金屬結構670a-670d都比各個金屬結構640、650和660更寬。

注意,調節金屬結構640、650、660和/或670a-670d的寬度和/或長度
可以改變集成電路600的接觸電阻和/或寄生電容。接觸電阻和/或寄生電容
的改變可以影響集成電路600的操作速度。例如,對于樣本I-V中的每個,
金屬結構640、650和660中的每個的寬度都固定在值約為20納米(nm)。
樣本I-V的金屬結構670a-670d中的每個的寬度分別約為26nm、30nm、
32nm、34nm和38nm。從而,對于樣本I-V,金屬結構670a-670d和各個金
屬結構640、650和660的寬度比率分別為1.3∶1、1.5∶1、1.6∶1、1.7∶1和1.9∶1。
注意,上述金屬結構670a-670d的尺寸僅是示意性的。在一些實施例中,
金屬結構670a-670d的尺寸可以根據所應用的技術節點按比例增大或減小。
本申請的范圍不限于此。

表2示出包括響應于上述寬度比率的改變的集成電路的寄生電容、接
觸電阻和操作速度的模擬結果。

表2


??樣本I
??樣本II
??樣本III
??樣本IV
??樣本V
??寬度比率
??1.3∶1
??1.5∶1
??1.6∶1
??1.7∶1
??1.9∶1
??寄生電容
??1
??1
??1
??1
??1
??接觸電阻
??1
??0.98
??0.97
??0.96
??0.95
??操作速度
??1
??1.014
??1.02
??1.028
??1.037

申請人發現,金屬結構640、650、660和/或670a-670d之間的寬度比
率的改變可以意想不到地實現對集成電路的操作速度的改進。如表2中所
示,將具有1.3∶1寬度比率的樣本I的集成電路用作基礎。發現,由于金屬
結構640、650和660的相同寬度,樣本I-V具有相同寄生電容。還發現,
由于樣本I-V中的金屬結構670a-670d的寬度的增加導致接觸電阻逐漸減
小。隨著接觸電阻的減小,集成電路的操作速度響應于金屬結構670a-670d
的寬度的增加而增加。

注意,集成電路600可以通過與以上結合圖3描述的方法300和/或以
上結合圖4A-圖4E描述的處理階段相同或基本類似的方法形成。方法的詳
細描述不再重復。還注意,集成電路600可以應用于以上結合圖5描述的
系統500中。

在本申請的實施例中,集成電路包括用于第一類型晶體管的第一擴散
區域。第一類型晶體管包括第一漏極區和第一源極區。用于第二類型晶體
管的第二擴散區域與第一擴散區域分離。第二類型晶體管包括第二漏極區
和第二源極區。柵電極在布線方向上跨過第一擴散區域和第二擴散區域連
續地延伸。第一金屬結構與第一源極區電連接。第二金屬結構與第二漏極
區電連接。第三金屬結構設置在第一和第二金屬結構之上并且與其電連接。
第一金屬結構的寬度基本等于或大于第三金屬結構的寬度。

以上描繪了多個實施例的特征,使得本領域技術人員可以更好地理解
本披露的多個方面。本領域技術人員應該想到,他們可以容易地使用本披
露作為用于設計或修改其他處理和結構的基礎,用于實現相同目的和/或實
現在此介紹的實施例的相同優點。本領域技術人員還將認識到,這種等價
結構不脫離本發明的精神和范圍,并且他們可以在不脫離本發明的精神和
范圍的情況下在此作出多種改變、替換和更改。

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